计算机组成原理第五章第7讲RISCCPU.ppt

RISC CPU * * 5.7 RISC CPU 三要素： 有限的简单指令集 大量的CPU通用寄存器 流水及优化 5.7 RISC CPU 特点 （采用流水线技术） 简单而统一格式的指令译码； 大部分指令可以单周期执行 只有LOAD/STORE可以访问存储器 简单的寻址方式 采用延迟转移技术 采用LOAD延迟技术 三地址指令格式 较多的寄存器 对称的指令格式 其他。。。。（见书） 5.7 RISC CPU RISC与CISC的对比 P177表5.4 5.7 RISC CPU 实例 MC88110 CPU结构框图（见下图） 12个执行功能部件 3个Cache（指令，数据和目标指令） 两个寄存器堆（通用寄存器堆、扩展寄存器堆） 六条80位宽的内部总线 MC88110 CPU结构框图 MC88110的指令流水线 超标量流水线CPU FD：取指和译码段需要一个时钟周期， EX：执行段，大都只需要一个时钟周期， WB：写回段，只需要时钟周期的一半 采用了直接通路（Forwarding）技术 FD EX WB 指令动态调度策略 按序发射 取两条指令，配对发送，一个周期可以有两条指令执行完毕 如下图： 第一条指令由于资源相关或数据相关,则这两条指令都不发射 若第一条指令能发射,第二条不能发射,只发射第1条指令到EX段,第二条指令等待并新取一条指令与之配对等待发射 5.7 RISC CPU 几个问题： 怎样判断能否发射呢? 可以采用计分牌的方法 如何保证按序完成？ FIFO指令队列 如何对待控制相关（转移指令）？ 采用延迟转移法和目标指令cache法 5.7 RISC CPU 计分牌： 计分牌是一个位向量、每一位对应寄存器堆中的一个寄存器。 指令发射时，目的寄存器在计分牌中相应位为1；写回后清0 判断指令可否发射的条件是： 该指令的所有目的寄存器、源寄存器在向量位中对应的位都为0 否则，等待这些位清除 5.7 RISC CPU FIFO队列 FIFO队列称为历史缓冲器，每当一条指令发射后，副本传入FIFO队列队尾 只有当前面的指令执行完毕，才到达队首， 执行完毕后，离开队列 5.7 RISC CPU 延迟转移法 可选 如果采用延迟转移选项，则转移指令后的转移延迟时间内指令被发射 否则，指令照常发送 指令Cache（TIC）法 是一个32位的全相联Cache，用来保存转移路径的前两条指令 5.7 RISC CPU 例5 超标量流水线结构如下 5.7 RISC CPU I1 LDA R1, A I2 ADD R2, R1 I3 ADD R3, R4 I4 MUL R4, R5 I5 LDA R6, B I6 MUL R6, R7 画出按序完成各段推进情况图 画出按序完成流水线时空图 RAW WAR WAW 5.7 RISC CPU I6 * *