课题十六二进制计数器资料.ppt

对你的期望： 掌握二进制计数器的设计(同步、异步) 方法。 熟练掌握集成二进制计数器的应用。 一、计数器基础 3电路 3. 异步二进制可逆计数 * * 一、时序电路基础 1.1 时序电路特点 1.2 时序电路结构 1.3 时序电路分类 1.4 时序电路状态表和状态图 二、寄存器 2.1 数码寄存器 2.2 移位寄存器及应用 参阅教材章节：6.3.2.1 二进制计数器 一、计数器基础 二、二进制计数器 2.1 异步二进制计数器设计 2.2 同步二进制计数器设计 2.3 集成二进制计数器及应用 构成：1个触发器有2个状态，可计2个二进制数(0,1); n个触发器有2n个状态,可计2n个数(n位二进制数)。 计数体制 二进制 非二进制 计数：累计输入脉冲的个数。 分类： 同步 异步 CP引入方式 计数功能 加计数 减计数 可逆计数 构成方式 JK D RS 二、二进制计数器 分析设计方法： (1)分析计数状态表，找各触发器状态翻转的规律; (2)根据所用触发器确定电路连线。 二进制计数器构成简单，规律性强，用观察法。 2.1 异步二进制计数器： ⑶主要用于分频、定时，低速计数等。 ⑴无统一CP，输入时钟信号只作用于最低位触发器。 ⑵各触发器间串行连接，即状态更新逐级进行。速度 慢，可能会出现毛刺。 1列计数状态表： 1. 加计数器的设计 分析： ④ F2 →计数翻转， CP2 →Q1(1→0)， 用T’触发器 ①清零 ② F0 →计数翻转， CP0→计数输入cp， 用T’触发器。 ③ F1 →计数翻转， CP1 →Q0(1→0)， 用T’触发器。 0 0 0 2规律： D触发器：CP 有效，CPi= Qi-1 JK触发器：CP 有效，CPi = Qi-1 低位触发器: CP入→CP0，计翻； 其余触发器：只在相邻低位Q (由1→0)，有CP,计翻。 由JK触发器构成T’触发器。 由D触发器构成T’触发器。 D触发器：CP 有效，CPi= Qi-1 JK触发器：CP 有效，CPi = Qi-1 低位触发器: CP入→CP0，计翻； 余触发器：只在相邻低位Q (由1→0)，有CP,计翻。 异步二进制加法器工作波形 2分频 4分频 8分频 C 1 2 3 4 5 6 7 8 Q0 Q1 Q2 4时序图 从时序图可以看出，若计数输入脉冲频率为 f0，则Q0、Q1、Q2端输出脉冲的频率依次为f0/2、f0/4、f0/8、，即为计数器的分频功能。 2. 用D触发器构成三位二进制异步减法器 讨论 设置控制端C，如设C＝1时：加计数；(D:CPi= Qi-1 ) C＝0时：减计数。(D:CPi= Qi-1 ) 加选通门即可实现。 电路： ⑴有统一的CP，状态更新与CP同步。共用CP信号源， CP负载较重。 ⑵速度快，主要用于构成任意进制计数器、地址 计数器、脉冲发生器等。 1. 加计数器的设计 1计数状态表 2.2 同步二进制计数器 2分析： ①清零 同步计数器CP0 = CP1 = CP2 = CP入 ② F0 —计翻, T触发器,T0=1 ③ F1 —计翻, T触发器,T1=Q0 ④ F2 —计翻, T触发器,T2=Q1Q0 T触发器,T=0：保持；T=1：翻转 0 0 0 多用JK 触发器。 3逻辑图： T0=1，T1=Q0， T2=Q1Q0 ，用JK实现：J＝K＝T 多用JK 触发器。 3逻辑图： 加控制端和选通门进行选择，电路设计课下自行练习。 2. 减计数器的设计 同理可得： 逻辑图 3. 可逆计数器 计数状态表： 2.3 集成二进制计数器 异步： 74LS197→ 74LS293→ 74LS393→ 双16进制计数器 2－8－16进制计数器 cpA:2进制cp, cpB:8进制cp。 7位： CC4024 12位： CC4040 14位： CC4060 4位： 同步： 74161—异清(Cr)、同置(LD),使能ETEP,进位Co=ETQ3Q2Q1Q0 74163—同清(Cr)、同置(LD),使能ETEP,进位Co=ETQ3Q2Q1Q0 74LS191(16，可逆)—无清、异置(LD)、 控制端D/U (=1减、=0加) 74LS193(16，双时钟)— 异清(Cr)、异置