超大规模集成电路第二章.ppt

第I卷: VLSI设计基础 ——基本的版图与性能 晶体管 逻辑门 组合逻辑网络 第二章: 晶体管与版图 晶体管与制造 连线与过孔 版图设计规则与工具 2.1 晶体管与制造 MOS管的符号与特征 MOS管的制造与版图 MOS管的电参数与寄生参数 Spice电路模拟 MOS晶体管: 概念 P-衬底 npn, nMOS 电极: 栅极G(Gate)、源极S(Source)、漏极D(Drain) 0.25um MOS晶体管 (Bell 实验室) MOS晶体管类型与符号+ MOS, Metal-Oxide-Semiconductor Field Effect Transistor『金属－氧化物－半导体场效应晶体管』 增强型: Vgs=0时，没有沟道(反型层)。 耗尽型: Vgs=0, 有沟道。 制造服务 教育型服务MPW(Multi-Project Wafer) 美国: MOSIS 欧洲: EuroPractice 台湾: CIC 日本: VDEC 代工厂Foundry = 可雇佣的生产线 今天，代工厂提供了主要的产能 制造过程 集成电路在硅衬底上制造 一些结构通过扩散置入衬底 其它结构在衬底上面制造 一些衬底区域被掺杂成为p型或n型区域(符号n+表示重度掺杂) 连线通过多晶硅(poly)，或多层的金属(metal, 铝、铜)实现 SiO2绝缘保护 光刻 通过光敏材料『光刻胶，photoresist』，掩膜图形被印在圆片上: 制造步骤 首先将阱（MOS管真正的衬底）『 p-阱与n-阱(Tub, or Well)』放置在经一定掺杂形成的衬底上，准备形成pMOS与nMOS管: 制造步骤，继续 在扩散前形成多晶硅图案（栅）: 制造步骤，继续 形成扩散区，并是自对准的: 制造步骤，继续 开始增加金属层(多层): 晶体管版图 nMOS管(阱大小可以变化): 晶体管的寄生参数 栅与衬底之间，以及栅与源、漏极之间的寄生参数 源、漏区间的寄生电容与电阻 晶体管的寄生参数，继续 栅电容Cg由MOS管的有效区面积(W×L)决定。 栅与源、漏极间的交迭电容Cgs、Cgd，由源/栅间与漏/栅间的交迭长度决定『以及W』，与MOS管的L的无关 Cgs = Col W Cgs也被称作栅/衬底间的交迭电容『通常源与衬底相连』 晶体管的寄生参数，继续 源/漏间具有重要的电容、电阻。 通过类似扩散区连线的方式计算 源/漏间的电容、电阻可能包括在Spice模型中，而不是采用分离的寄生参数表示 闩锁效应与衬底调制效应 闩锁效应 CMOS集成电路具有寄生的可控硅整流器(Silicon-Controlled Rectifiers(SCR) 上电时，可控硅整流器会导通，产生一个电源到地的低阻抗通路，较大的电流会损坏芯片 是早期的CMOS问题，可以通过安排合理的电路与版图结构来解决 衬底调制效应 由于源极与衬底之间加有电压差而导致的阈值电压的变化，它对复杂门电路的速度有较大影响。 寄生的可控硅整流器结构 闩锁效应的解决方案 使用阱结(Tub Tie)连接阱与电源轨(Power Rail) ，并且使用足够多的阱结以形成低阻抗连接。 阱结(Tub Tie)版图 MOS管栅极电容 栅的基本结构是平板电容: 阈值电压 阈值电压Vt的组成: Vt0由制造工艺决定的，并且是xox的线性函数 ?Vt是由衬底调制效应引起的，即在源与衬底间加有偏置电压。 电流-电压关系，亚阈值 栅极电压与沟道- 漏极电流特性 线性区 (Vds Vgs - Vt): Id = k’ (W/L)((Vgs - Vt)Vds - 0.5 Vds2)) 饱和区(Vds = Vgs - Vt): Id = 0.5k’ (W/L)(Vgs - Vt) 2 k’是工艺跨导，正比于xox 『 ? xox』 0.5 ?m工艺跨导 MOSIS制造工艺: nMOS: kn’ = 73 ?A/V2 Vtn = 0.7 V pMOS: kp’ = 21 ?A/V2 Vtp = -0.8 V 通过晶体管的电流 使用0.5?m工艺参数，并使W/L = 3/2。测量线性区与饱和区的边界。 Vgs = 2V: Id = 0.5k’(W/L)(Vgs-Vt)2= 93 ?A Vgs = 5V: Id = 1 mA 泄漏电流与亚阈值电流- 多种情况使得主要的逻辑路径的电流泄漏 亚阈值电流是一种特别重要的泄漏电流 现代的MOS晶体管 深亚微米时代(特征线宽约0.25um)的MOS管的特点: 圆片上先生成外延晶体层以制造高掺杂沟道 减少源/漏极的接触面积，降低电容 轻掺杂的漏极减少热电子效应(可能损坏漏极) 硅化合物多晶硅，进行扩散以减少阻抗 绝缘衬底硅(Silicon On Insulator, SOI