加减交替法定点原码一位除法器.doc

沈阳航空航天大学 课 程 设 计 报 告 课程设计名称：计算机组成原理课程设计 课程设计题目：基于加减交替法的定点原码一位除法器的设计与实现 院（系）：计算机学院 专 业：网络工程 班 级： 学 号： 姓 名： 指导教师：孙恩岩 学术诚信声明 本人声明：所呈交的报告（含电子版及数据文件）是我个人在导师指导下独立进行设计工作及取得的研究结果。尽我所知，除了文中特别加以标注或致谢中所罗列的内容以外，报告中不包含其他人己经发表或撰写过的研究结果，也不包含其它教育机构使用过的材料。与我一同工作的同学对本研究所做的任何贡献均己在报告中做了明确的说明并表示了谢意。报告资料及实验数据若有不实之处，本人愿意接受本教学环节“不及格”和“重修或重做”的评分结论并承担相关一切后果。 本人签名: 吉学金 日期； 2016年 1月 16 日 目 录 第1章 总体设计方案 1 1.1 设计原理 1 1.2 设计思路 2 1.3 设计环境 3 第2章 详细设计方案 5 2.1 顶层方案图的设计与实现 5 2.1.1创建顶层图形设计文件 5 2.1.2器件的选择与引脚锁定 6 2.1.3编译、综合、适配 7 2.2 功能模块的设计与实现 7 2.2.1 控制器模块的设计与实现 8 2.2.2输入寄存器的设计与实现 9 2.2.3 选择器模块的设计与实现 11 2.2.4 相反数补码模块的设计与实现 12 2.2.5 加法器模块的设计与实现 14 2.2.6 移位电路模块的设计与实现 15 2.2.7 恢复余数寄存器模块的设计与实现 17 2.2.8 商寄存器模块的设计与实现 19 2.3 仿真调试 20 第3章 编程下载与硬件测试 22 3.1 编程下载 22 3.2 硬件测试及结果分析 22 参考文献 26 第1章 总体设计方案 1.1 设计原理 本次课设要求使用加减交替法/不恢复余数法，用三个寄存器A，B，C分别存放被除数/余数，除数Y以及[-Y]补，和商。D为除数Y/[-Y]补送加法器电路。A寄存器用被除数初始化，作为初始余数。实现余数和D（即加减交替法的选择结果，通过加法器运算结果的最高两位即符号位确定，如果符号为负，则选择+Y，否则+[-Y]补）相加是通过A送加法器和D送加法器，在加法器中完成的。加法器的输出经过移位电路向左移一位送入A寄存器中。C寄存器是用移位寄存器实现的，左移时将移入通过加法器输出结果高位符号确定的商。完成除法运算后，A寄存器中保存余数，C寄存器中保存商。主要步骤如下，当某一次求得的差值（余数Ri）为负时，不恢复它，继续求下一位的商，但用加上除数（+[—Y]补）的办法来取代（-Y）的操作，其他操作依然不变。即（1）当余数为正时，商上“1”，求下一位商的办法是余数左移一位，再减去除数； （2）当余数为负数时，商上“0”，求下一位商的办法是余数左移一位，再加上除数。 （3）这种方法不用恢复余数，但若最后一次上商为“0”，而又需要得到正确的余数，则在这最后一次仍需恢复余数。 例1.1： X的值为0.1011，Y的值为0.1101，求 被除数（余数） 商 操作说明 001011 00000 开始情形 +） 110011 +[-Y]补 111110 00000 不够减，商上0 111100 00000 左移 +） 001101 +Y 001001 00001 够减，商上1 010010 00010 左移 +） 110011 +[-Y]补 000101 00011 够减，商上1 001010 00110 左移 +） 110011 +[-Y]补 111101 00110 不够减，商上0 111010 01100