Altera编程与配置.PPT

快速被动并行（FPP） 只有Stratix系列和APEX‖中支持。可由 Altera的增强型配置器件（EPC4、EPC8和 EPC16）或智能主机（如微处理器和CPLD） 来配置。在做FPP配置时，FPGA配置数据从 存储器中读出，写入到FPGA的DATA[7:0]输入 接口上。数据在DCLK时钟管脚的上升沿打入 FPGA，每一个DCLK时钟周期输入1字节数据 FPP：使用增强型配置器件 被动并行同步（ PPS） 只有较老的器件支持这种模式，如APEX20K、Mercury、ACEX1K和FLEX10K。可由智能主机（如微处理器和CPLD）来配置。在做PPS配置时， FPGA配置数据从存储器中读出，写入到FPGA的DATA[7:0]输入接口上。在第一个DCLK时钟信号的上升沿处，将一个字节的数据锁存到FPGA中，然后由随后的8个DCLK时钟的下降沿将该字节数据一位一位移到FPGA中。 被动并行异步（PPA） 只有Stratix 系列、APEX‖、APEX20K、 Mercury、ACEX1K和FLEX10K支持。可由智能主机 （如微处理器和CPLD）来配置。在做PPA配置时， FPGA被配置控制器当作一个异步存储器。在作PPA 配置时， FPGA配置数据从存储器中读出，写入到 FPGA的DATA[7:0]输入接口上。在配置过程由一些异 步控制信号来控制。 PPA配置方式 被动串行异步（ PSA ） 只有FLEX6000支持。可由智能主机（如微处理器和 CPLD）来配置。在做PSA配置时，FPGA配置数据从 存储器中读出，写入到FPGA的DATA0输入接口上。 在配置过程由一些异步控制信号来控制。 JTAP配置方式 使用JTAG进行配置可以使用Altera的下载电缆，或 者通过智能主机模拟JTAG的时序来进行配置；JTAG 接口由四个必须的信号TDI、TDO、TMS和TCK，以 及一个可选的TRST构成。 TDI：用于测试数据的输入 TDO：用于测试数据的输出 TMS：模式控制管脚，决定了JTAG电路内部的TAP状态机的跳转。 TCK：测试时钟，其它信号都必须与之同步 TRST：可选信号，如果JTAG电路不用，可以将其连到GND 用JTAG接口配置FPGA 多片级联方式 模式选择 FPGA在正常工作时，它的配置数据存储在 SRAM中，加电时须重新下载。在实验系统中，通常 用计算机或控制器进行调试，因此可以使用PS。在实 用系统中，多数情况下必须由FPGA主动引导配置操 作过程，这时FPGA将主动从外围专用存储芯片中获 得配置数据，而此芯片中fpga配置信息是用普通编程 器将设计所得的pof格式的文件烧录进去。  FPGA的配置过程 在FPGA的配置之前，首先要借助于FPGA 开发系统，按某种文件格式要求描述设计系统，编译 仿真通过后，将描述文件转换成FPGA芯片的配置数 据文件。选择一种FPGA的配置模式，将配置数据装 载到FPGA芯片内部的可配置存储器（ SRAM单 元），FPGA芯片才会成为满足要求的芯片系统。 FPGA的配置流程包括复位、芯片配置芯片初始化、 等几个过程。 同步配置波形图 配置数据压缩 Stratix‖和Cyclone器件支持配置数据的压 缩，这样可以支持配置存储器的空间和配置时 间。 一般，配置数据经过压缩，可以减小到35%-55% 启动压缩功能（方法一） 选择assignment/device 启动压缩功能（方法二） 1 执行File/convert programming files命令 2 选择编程文件类型，如POF、HEXOUT、RBF或TTF； 3 为POF输出文件选择一个配置器件； 4 在【input files to convert】栏选中SOF文件 5 单击add file 按钮，增加一个SOF文件 6 选中加入的SOF文件，单击properties按钮 7 选中compress对话框， 8 回到主窗口，单击ok按钮 远程升级 Stratix系列FPGA还可以通过一个内嵌的NIOS处理器，对FPGA进行远程升级。 6.1.2 Altera公司的下载电缆 针对FPGA器件不同的内部结构，Altera公司提供了 不同的器件配置方式。Altera FPGA的配置可通过编 程器、JATG接口在线编程及Altera在线配置等方式进 行。 Altera器件编程下载电缆的有： ByteBlasterII并行下载电缆 ByteBlasterMV并行下载电缆 MasterBlaster串行／USB通信电缆 BitBlaster串口下载电缆 1. ByteBlasterII并行