ARM DesignStart简单外设与C语言编程.doc

ARM DesignStart简单外设与C语言编程 实验目的和要求 使用ARM公司提供的DesignStart IP核构建简单的MCU 设计存储器，I/O外设和PWM外设 配置Keil MDK和编译C语言代码 实验器材 XC6SLX9 FPGA实验板 Xilinx ISE14.7，Keil MDK5，DesignStart开发包 实验内容 ARM Cortex-M0 处理器功耗较低，门数和代码量都较少，从而适用于 MCU 和混合信号应用程序，能够以 8/16 位设备的占地面积提供 32 位设备的性能和效率。作为入门级 ARM 处理器，它还是需要以低成本访问行业标准处理器 IP 的设计人员、学员和研究人员的理想选择。本实验所用的DesignStart 版本包含处理器的模糊门级 Verilog，可供已获批准的教育机构和公司使用，无需初始付款。尽管该特别版相对于完整的 ARM Cortex-M0 处理器存在一些局限性，但它与软件完全兼容，并且设计人员能够创建可制造的设计。 顶层设计代码与RTL框图 library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity CM0_DSSystem is Port( Clock_In : in STD_LOGIC;--50MHz时钟输入 Reset_In : in STD_LOGIC;--复位 button : in STD_LOGIC_VECTOR(3 downto 0);--按键 led : out STD_LOGIC_VECTOR(3 downto 0)--LED ); end CM0_DSSystem; architecture Behavioral of CM0_DSSystem is component master is port(--主机：CPU，时钟模块，复位模块 --from the top module Clock_In : in STD_LOGIC; Reset_In : in STD_LOGIC; --from master to the periphrals HCLK : out std_logic; HRESETn : out STD_LOGIC; HADDR : out std_logic_vector (31 downto 0); HSIZE : out std_logic_vector (2 downto 0); HTRANS : out std_logic_vector (1 downto 0); HWDATA : out std_logic_vector (31 downto 0); HWRITE : out std_logic; HRDATA : in std_logic_vector (31 downto 0); HREADY : in std_logic -- HRESP :in std_logic; -- NMI : IN std_logic; -- Non-maskable interrupt input -- IRQ : IN std_logic_vector (15 downto 0); -- Interrupt request inputs --useless signal -- HBurst : out std_logic_vector (2 downto 0); -- HMASTLOCK : out std_logic; -- HPROT : out std_logic_vector (3 downto 0); ); end component; component slave is port(--从机：存储器，I/O外设，PWM外设 button : in STD_LOGIC_VECTOR(3 downto 0); led : out STD_LOGIC_VECTOR(3 downto 0); --from master to the periphrals HCLK : in std_logic; HRESETn : in STD_LOGIC; HADDR : in std_logic_vector (31 downto 0); HSIZE : in std_logic_vector (2 downto 0); HTRANS : in std_logic_vector (1 downto 0); HWDATA : in std_logic_vector (31 downt