数电2012 5-A1.ppt

本章概论 有哪些新名词？ 锁存器 触发器 主从、边沿 功能、描述方法 时序逻辑电路有何特点？ 有记忆功能（状态） 有反馈线 输出取决于：输入+状态 主从与边沿触发器 准备时间与建立时间（set-up）的量化 练习题 JK 触发器。 练习题 带异步清零、置位 JK 触发器。 练习题-触发器的转换 触发器的替代转换 D - T D - T’ 触发器的转换 触发器的替代转换 JK - T JK - T’ 触发器的转换 触发器的替代转换 JK - D 触发器的转换 触发器的替代转换 D - JK 小结 锁存器（基本触发器） 钟控 主从 边沿 特性方程 波形图 互相转换 习题 习题 P237-- 5.2.2(思考题) 5.2.3(思考题) 5.3.2(思考题) 5.4.1 5.4.4 5.4.8(思考题) END 主从RS触发器(Master/Slave) 约束条件；依然存在。 　　 动作特点： 在CP的一个变化周期内，触发器的输出端的状态只可能改变一次 。 主从JK触发器 改进：主从JK触发器: 电路结构图；图形符号； 约束条件不复存在。 主从JK触发器 比较 主从JK触发器 再改进： 多个输入端J=J1J2, K=K1K2 (与的关系) 主从JK触发器 特性表 理解特性方程 Characteristic Equation 主从JK触发器 特性方程 .状态图（P227） State diagram 主从JK触发器 波形 理解波形图的含义 主从JK触发器 主从触发器动作特点： 从触发器的状态取决于主触发器在下降沿前一时刻的状态； 而这一状态又取决于主触发器输入端在整个CP=1期间的变化过程。(积累) 即:最终状态由整个CP=1期间的输入变化过程决定。 DM54L73 Dual Master-Slave J-K Flip-Flopswith Clear and Complementary Outputs Connection diagram DM54L73 Dual Master-Slave J-K Flip-Flopswith Clear and Complementary Outputs DM54L73 Dual Master-Slave J-K Flip-Flopswith Clear and Complementary Outputs General Description This device contains two independent positive pulse triggered J-K flip-flops with complementary outputs. The J and K data is processed by the flip-flops after a complete clock pulse. While the clock is low the slave is isolated from the master. On the positive transition of the clock, the data from the J and K inputs is transferred to the master. DM54L73 Dual Master-Slave J-K Flip-Flopswith Clear and Complementary Outputs General Description （cont’） While the clock is high, the data from the J and K inputs are disabled. On the negative transition of the clock, the data from the master is transferred to the slave. The logic states of the J and K inputs must not be allowed to change while the clock is high. Data is transferred to the outputs on the falling edge of the clock pulse. A low logic level on the clear input will reset the outputs regardless of the logic states of the other inputs. 边沿触发器(Edge-Triggered) 必要性： 克服主从触发器的缺点（输出取决于主触发