74LS112（双JK触发器）.PPT

实验四 时序电路 实验内容 同步二进制计数器 移位寄存器 同步二进制计数器 实验任务 用分立元件构成4位同步二进制计数器 主要步骤 用74LS112芯片，参照数字逻辑实验指导书实验十一图11-1(2)，构成4位同步二进制加（减）法计数器。输入单步脉冲，测试其功能(q0-q3接发光二极管)。 注：1. 测试前请注意对所有的触发器清零。 2. 可以先做两位再做三位。 74LS112 （双J-K触发器）引脚 见 附录A-5 74LS112 （双J-K触发器）功能表 移位寄存器 74LS74（双D触发器）引脚 见附录A-3 74LS74（双D触发器）功能表 思考题 1. 如果构成3位同步二进制加(减)计数器该如何构建？ 2. 如何用74LS74构成双向移位寄存器？ 用MAXPLUS的软件模拟功能来验证你的设计。 下次实验 中规模元件及综合设计 实验任务 中规模时序元件测试。 用中规模元件构建序列发生器。 预习内容 用集成计数器74161，构造任意模计数器的方法。 中规模器件的级联方法。 使用计数器或者寄存器等中规模时序部件以及数字选择器，译码器等中规模组合逻辑部件设计序列发生器。 参考资料 《数字逻辑》理论课教材 《数字逻辑实验指导书》实验十一。 注意 第5次实验在第10周(下周)相应时间进行，请互相转告。 * * 置1 置0 脉冲触发计数 实验任务 1. 使用2片双D触发器74LS74构成单向移位寄存器。 按《数字逻辑实验指导书》实验十二中图12-3连接器件原理图，并用maxplus软件进行模拟。 2. 用所完成的寄存器构成计数器。 按《数字逻辑实验指导书》实验十二图12-6、7分别进行设计，用软件模拟所完成的设计，通过软件模拟后，下载所构成计数器到FPGA，进行硬件测试。 请用测试数据说明它们模几的计数器。 置1 清0 脉冲触发计数