SPP 2009.8.27 高知工业高校.PPTVIP

ハードウェア記述言語による論理回路設計とＦＰＧＡへの実装 2 SPP 2009.8.27 高知工業高校　 高知大学理学部　本田理恵、三好康夫 内容 前回の補足 回路と使用されたロジックエレメントの確認 HDL文法 順序回路 フリップフロップ カウンタ 実習1（先週の課題を完成） 実習2－自由課題ー モジュール 構造 module モジュール名(ポートリスト）; ポート宣言 ネット宣言 レジスタ宣言 パラメータ宣言 　回路記述本体 assign function alwaysなど end module 内部でやりとりする信号 信号の種類 タイプ 説明 宣言文 入出力区別 ポート 入出力信号 input 信号,信号...;　　　 output 信号,信号...;　　 inout 信号,信号...;　　 入力 出力 入出力 レジスタ 回路内部で、変化し、記憶される信号 reg 信号,信号; 出力 内部の信号 ネット 回路内部の信号（変更されない） wire 信号,信号; 入力 内部の信号 複数ビットの場合はビット幅をつけて宣言（1bitの場合は省略可能）　 reg [7:0] a;　 　　　　 wide [15:8] b; 同じビット幅の信号のみ,で連ねて宣言できる。 同じ信号をポートとレジスタ、ポートとネットの両方で宣言することがある。 output [7:0] a; reg [7:0] a; 論理値と数値表現 コメント 論理値 0, 1, x, z x、不定値、ｚ、ハイインピーダンス 数値 ビット幅’ 基数数値 基数　　b,B 2進数 　　　　　　　o,O 8進数 d,D 10進数 　　　　　　　h,H 16進数 例　　　8’haa 例　　　1’b1 → 1 例　　　b1 → 0000000.....1 (32bit) ビット幅省略→32bit 基数省略→10進数 x,zは使えない。 演算子 算術演算 + 加算、プラス記号 - 減算、マイナス記号 * 乗算 / 割り算 % 剰余(あまり） 等号演算 == 等しい != 等しくない === 等しい（z,xも） !== 等しくない（z,xも） ビット演算 ~ NOT AND | OR ^ XOR |~ XNOR 関係演算 小 = 小または等しい 大 = 大または等しい 基本文 parameter 定数の代入 parameter 　パラメータ名 = 　定数(式） assign 信号の値の継続的な代入 assign 信号名 = 式　; assign 信号名 =（条件式）? 式1:式2; 条件式が成立するとき式1を、 　　　　そうでないとき式2を信号に代入 always あるイベントが起こった時に処理する内容を記述 always @ (イベント式) 例 reg [7:0] sum 　always @ (a or b) sum = a+b; （aの値かbの値が変化したとき sumにa+bを代入） if 文による条件分岐 if 逐次的な条件分岐 begin if (条件式1） 　　　　文１ else if (条件式2)　←省略可能 文2 else 　　　　　　　　 文3　　　　　 end case 複数への同時分岐 begin case (式） 値1: 文1; 値2: 文2; default: 文3; endcase end 組み合わせ回路ーセレクター module sel(d0,d1,dout) input d0, d1; output dout; assign dout= (sel==1’b1)? d1:d0； end module module sel(d0,d1,dout) input d0, d1; output dout; begin if (sel==1’b1) dout=d1; else dout= d0 end endmodule module sel(d0,d1,dout) input d0, d1; output dout; always @(d1 or d0 or sel)