基于FPGA的数字密码锁设计.DOC

基于FPGA的电子密码锁设计 摘要：本文介绍了一种基于FPGA的电子密码锁的设计方法。运用EDA技术自顶向下的设计方法，采用硬件描述语言VHDL实现密码锁的解锁、密码修改、报警提示及液晶显示功能，同时进行硬件测试。测试结果表明，本方案所设计的密码锁功能丰富、操作简单、安全性高、系统可靠性高、体积小、易于维护升级、实用性强。 关键字：密码锁；FPGA；VHDL；EDA Design of Electronic Combination Lock Based on FPGA Abstract: A digital combination lock designed method based on FPGA has been presented. Using the top-down design method for EDA technology and VHDL, it presents unlock of the combination lock, password setting, failure warning and LCD display. The result shows that the combination lock has the advantages of feature-rich, easy to operate, high security, high system reliability, small volume, easy to maintain and upgrade, and strong practicability. Keywords：；FPGA；VHDL；EDA 引言 近年来，传统机械锁的安全性能已经不能满足用户需求，电子密码锁由于必威体育官网网址性好、安全系数高，受到广大用户的青睐[1]。 用FPGA构造，所有算法完全由硬件电路来实现，使得系统的工作可靠性大为提高。由于FPGA具有现场可编程功能，当设计需要更改时，只需更改FPGA中的控制和接口电路，利用EDA工具将更新后的设计下载到FPGA中即可，无需更改外部电路的设计，大大提高了设计的效率。所示。 模块设计 控制器模块设计 控制模块采用有限状态机设计，将系统分为7个状态，即开锁状态（outlock），安锁状态（inlock），输入密码状态（ps_input），密码初验正确状态（ps_right），密码初验错误状态（ps_wrong），报警状态（alarm）及修改密码状态（ps_change）。状态转换图如图2所示： 系统初始状态是安锁状态（inlock）。当系统复位有效时，进入安锁状态。当系统处于开锁状态（outlock），输入ps_ch信号时，系统进入修改密码状态（ps_change）；若输入lock信号，进入安锁状态（inlock），锁闭合；在安锁状态，输入start信号，进入输入密码状态（ps_input）；在输入密码状态，由ps_i密码脉冲作为计数时钟，计数值输出作为寄存器地址，当计数器记到3时，返回计数满信号cin，如果密码内容和长度均正确，进入密码初验正确状态（ps_right），如果密码错误，进入密码初验错误状态（ps_wrong）；在密码初验正确状态，输入确认信号enter时，进入开锁状态；在密码初验错误状态，输入确认信号enter时，进入报警状态；在报警状态，warn信号等于1，如果输入清除警报信号off_al，进入安锁状态 图2 控制器模块状态转移图 计数器模块设计 本文所设计的计数器是一个单向计数器，带有异步清零端和计数满指示端，模值为4。此模块作用有两个，计数值输出作为寄存器的地址输入；计数满指示送入控制模块，表示密码长度是否满足。 寄存器模块设计 寄存器模块中有4个寄存器，可存储4个BCD码形式的密码数据。如果要扩展密码的长度，先要增加寄存器的个数，此外，计数器模块的模值也要相应的增加。 比较器模块 在数字密码中，比较器模块的功能是对编码器模块的输出和寄存器模块的输出进行比较，然后将比较的结果送入到控制器模块。比较的具体工作原理是：当比较结果相等时，cmp_r的输出为1；当比较结果不相等时，cmp_r的输出为0。 编码器模块设计 在数字密码器中，0~9共10个键，可以用10位二进制数表示，而寄存器中数据存储格式为BCD码，所以需要转换。编码器模块的主要功能是将10位二进制数编码为BCD码，然后将编码结果送入到比较器模块和寄存器模块。此外，编码器还需要将输入的跳变检测出来，将密码脉冲ps_i送入到控制模块。 4.密码锁功能仿真与分析 4.1 仿真波形 EDA 仿真软件的使用可有效地验证系统功能，发现并纠正存在的错误，识别数据冲突等设计缺陷。从而帮助设计者完善设计方案，消除组合逻辑电路中的竞争和冒险，并优化系统速度[3-4