子计画三：适用於三维积体电路之高速介面电路设计 - 科技部工程科技 .PDF

行政院國家科學委員會專題研究計畫 成果報告 前瞻三維積體電路之平台技術研究與發展--子計畫三：適 用於三維積體電路之高速介面電路設計(2/2) 研究成果報告(完整版) 計 畫 類 別 ： 整合型 計 畫 編 號 ： NSC 99-2220-E-002-023- 執 行 期 間 ：99年08月01日至 100年10月31日 執 行 單 位 ：國立臺灣大學電子工程學研究所 計 畫 主 持 人 ： 李泰成 計畫參與人員： 碩士班研究生-兼任助理人員：李承駿 碩士班研究生-兼任助理人員：蕭瑞成 碩士班研究生-兼任助理人員：許家豪 碩士班研究生-兼任助理人員：李介文 碩士班研究生-兼任助理人員：康毓軒 博士班研究生-兼任助理人員：張惟淞 公 開 資 訊 ： 本計畫涉及專利或其他智慧財產權，2年後可公開查詢 中 華 民 國 101 年 01月 28 日 中 文 摘 要 ： 三維堆疊積體電路這種新架構的目的是在於提高晶片的密 度，並且縮短連接路徑的長度，以求改善系統的效能。然而 散熱不易卻會產生漏電流，並導致系統的效能不如預期的 好，使得熱的問題成為三維堆疊積體電路很重要的一個課 題，因此低功率電路的設計在三維堆疊積體電路中顯得相當 重要。 不過使用三維堆疊積體電路的技術也會因為穿矽通孔(TSV)傳 輸頻寬以及熱不易散去的問題，造成訊號在通過這些穿矽通 孔(TSV)時產生了訊號失真和各層矽晶片的偏移(Skew)。本子 計畫提出兩個架構，應用於時脈以及資料訊號在各層晶片中 傳輸可能發生的失真和偏移問題。第一個提出的是一個任意 寬域延遲去偏斜時脈產生器，輸入頻率為300到800MHz，並 達到低抖動、低功率消耗、低面積之特性。第二個為研究以 閘控振盪器(Gated-Oscillator)為主體所構成的時脈資料回 復電路，計劃實現一個低面積，功率消耗小於1mw/Gb/s，頻 率誤差小於三個百分點的時脈資料回復電路。第三個為研究 雙模振盪器的特性，雙延遲振盪器有兩個操作模式。藉由電 源啟動和關閉的時間快慢，振盪器會有接近2倍的頻率差 異，並且震幅也會不同。因此我們建立了一套完整的模型描 述兩種模式的行為 中文關鍵詞： 三維堆疊積體電路, 穿矽通孔, 去偏移電路, 雙迴路震盪器 英 文 摘 要 ： Purpose of the novel architecture, 3D stacked IC, is to increase the chip density and shorten the connection length, improve the performance. However, the difficulty in reducing the heat make the performance is not as good as p