cic滤波器的fpga实现选读.docx

cic滤波器的FPGA实现发布时间：2016-01-26 15:07:21?技术类别：CPLD/FPGA一、关于多采样率数字滤波器? ? ? ?很明显从字面意思上可以理解，多采样率嘛，就是有多个采样率呗。前面所说的FIR，IIR滤波器都是只有一个采样频率，是固定不变的采样率，然而有些情况下需要不同采样频率下的信号，具体例子我也不解释了，我们大学课本上多速率数字信号处理这一章也都举了不少的例子。? ? ? 按照传统的速率转换理论，我们要实现采样速率的转换，可以这样做，假如有一个有用的正弦波模拟信号，AD采样速率是f1，现在我需要用到的是采样频率是f2的信号，传统做法是将这个经过f1采样后的信号进行DA转换，再将转换后的模拟信号进行以f2采样频率的抽样，得到采样率为f2的数字信号，至此完成采样频率的转换? ? ? 但是这样的做法不仅麻烦，而且处理不好的话会使信号受到损伤，所以这种思想就被淘汰了，现在我们用到的采样率转换的方法就是抽取与内插的思想。二、抽取? ? ?先来总体来解释一下抽取的含义：前面不是说，一个有用的正弦波模拟信号经采样频率为f1的抽样信号抽样后得到了数字信号，很明显这个数字信号序列是在f1频率下得到的，现在，假如我隔几个点抽取一个信号，比如就是5吧，我隔5个点抽取一个信号，是不是就是相当于我采用了1/5倍f1的采样频率对模拟信号进行采样了？所以，抽取的过程就是降低抽样率的过程，但是我们知道，这是在时域的抽样，时域的抽样等于信号在频域波形的周期延拓，周期就是采样频率，所以，为了避免在频域发生频谱混叠，抽样定理也是我们要考虑的因素? ? 下面来具体来介绍? ? ? 如上图所示，假如上面就是某一有用信号经采样频率f1抽样得到的频谱，假设这时候的采样频率为8Khz ，可以通过数格子得到，从0到F1处有8个空格，每个空格代表1Khz，有些朋友可能会问，这不是在数字频域吗，单位不是π吗，哪来的hz？是的，这里是数字频域，采样频率F1处对应的是2π，这里只是为了好解释，我们用模拟频率来对应数字频率。??? ? ?上面是采样频率为8K的数字信号频域图，现在我要对这个数字信号进行时域抽取，从而来降低信号的采样率，我们知道，一旦我们对数字信号进行时域抽取，那么采样率下降，而采样率就是数字信号频域的波形周期，那么也就是周期下降，所以，我们对信号进行抽取要有个度，要在满足抽样定理的条件下对信号进行抽取，否则就会发生频谱混叠。? ? ??? ? ? ?上图就是对信号进行了1/5倍的F1采样频率抽取，可见，由于发生了频谱混叠现象，因为1/5倍的F1是1600hz，而信号的频带是1000hz，不满足抽样定理，导致发生了频谱混叠，所以，为了避免发生这种情况，除了要满足抽样定理之外，即抽样倍数不能太高，我们还需要把信号的频带设置在F1/2以下，才能确保信号不发生频谱混叠，因此，我们需要在抽取之前加一个低通滤波器，书上叫做抗混叠低通滤波器，用来限制信号的频带，然后再进行抽取，这样的话我们来算一下?? ? ? 低通滤波器的截止频率就是1/2倍的经抽取后的采样速率，即fc = 1/2 * （F1/M），M是抽取倍数。而1/2 *F1对应的数域频率是π，因此我们得出，??? ? ? 抗混叠低通滤波器的截止频率是π/M?三、内插? ? ? ? 抽取的过程是降低采样率的过程，那么插值的过程当然就是提高采样率的过程。大体的思路可以这么理解，我们将经f1抽样下得到的数字信号的每两个点之间进行插值，插入的值是0，插值之后，信号在单位时间内的采样点数增多，当然也就是采样速率的提升，采样速率提升后我们知道，那么信号的频谱的周期就会增加?? ? ? ?需要注意的一点就是，插值前后，我们只是在时域信号中间插入了D-1个零值，仅仅是改变了采样率，并没有改变信号的信息，因此，在频域，信号频谱的形状是不会改变的，改变的仅仅是周期，如上图，F1是插值之前信号的周期，插值之后，信号频谱的形状不变，周期成了F1 *D，D是插值倍数。如果我们直接用F1 *D倍的采样率采信号，得到的频谱会发现，就不会有中间两个波形，因此，这两个波形是多余的，书上叫做是镜像频谱。既然是多余的，我们就可以将它用一个低通滤波器滤掉，这样的低通滤波器，就叫做镜像低通滤波器。这样我们来计算一下镜像低通滤波器的截止频率?? ? ? 根据上面这张图我们可以求出镜像低通滤波器的截止频率，可以看到，fc = 1/2 *F1,这里我们假设，内插之后的采样频率为F2 = F1*D，那么，fc =1/2 *(F2/D)，而1/2*F2对应的是π，注意，这里是1/2*F2对应π，不是1/2*F1了，因为这已经是插值之后采样率增加之后的频谱了，所以我们得出：? ? ?镜像低通滤波器的截止频率为：π/D?四、 ?分数倍抽取与内插? ?