基于确定性处理器硅后调试系统.pdf

高技术通讯2011年第2l卷第2期：196．202 doi：10．3772／j．issn．1002—0470．2011．02．015 基于确定性的处理器硅后调试系统① 苏孟豪②。“”’ 高 翔。” 陈云霁。” (‘中国科学院计算技术研究所计算机系统结构重点实验室 北京100190) (“北京龙芯中科技术服务中心有限公司 北京100190) (“’中国科学院研究生院 北京100039) 摘要针对处理器硅后调试芯片可观测性差的问题，提出了一个可将硅片错误在仿真 器中重现的处理器硅后仿真调试系统。为使实际系统的行为确定化，提出了简单有效的 确定性同步器(DSync)。通过将不同时钟域的时I4确定地关联在一起，该同步器可消除由 于跨时钟域信号传输而导致的不确定性。根据处理器验证的实际需要，提出基本系统的 概念。通过控制验证软件在基本系统范围内运行，无需记录系统输入就可实现仿真调试。 实验结果表明，所提出的DSyne和处理器仿真调试系统功能正确，实现简便，硬件开销小。 关键词处理器，硅后调试，确定性，跨时钟域传输，快照 现有的研究通过控制时钟或者数据传送来实现 0 引言 确定性。Heath和Budes一2J用令牌来控制时钟跳动 以实现确定性，但会使系统性能严重降低。Niagara2 处理器L3 随着摩尔定律的延续，现代集成电路的集成度 J使用比例同步的时钟(ratio synchronous 越来越高，设计规模和复杂度不断增大。在此情况 clocks，RSC)，根据对两时钟沿之间相对关系的精确 下，现有的硅前验证手段无法保证一个设计完全正 把握，在传送数据时避开可能出现不确定性的时机， 确，因此首次流片通常会有一些设计错误，需要进行 实现了确定的测试模式。这种方法对时钟频率的比 硅后调试。与硅前调试不同，因实际芯片的可观测 例限制大，并且需要专门的时钟沿对齐检测电路。 性极其有限，致使硅后调试困难重重。由于硅后验 Sarangi提出在发送数据时加时间戳，然后在接收端 证是芯片量产前关键的一环，验证速度直接决定芯 计算确定接收时间并延迟接收行为到确定时刻的方 片产品上市的快慢。作为硅后验证速度的主要限制 法Hj。该方法实现非常复杂，要用硬件查找表进行 因素，硅后调试成为近年来的一个研究热点。 时间转换，此外直接混用多个时钟域的信号还有可 硅后调试的主要研究目标是提高可观测性。对 能导致计算错误。 于处理器这样复杂的设计而言，逃逸到硅后的逻辑 错误通常需要非常微妙的条件才会触发。如果不能 inter． 用周期性的系统管理中断(systemmanagement 提供完全的可观测性，几乎不可能找到错误的根 rupt，SMD对处理器进行初始化，并用逻辑分析仪记 源…1。完全的可观测性只有在仿真器中才可能实 录所有的总线信号，对测试设备要求很高，且记录时 现。因为实际系统受到诸多因素的影响，不可能以 间非常有限。文献[4]提出在桥片中记录Io信号， 任意低的频率运行，而高频下捕捉大量的内部信号 并在内存控制器中对内存作检查点的方法，比Golan 并实时地送到片外也不现实。因此，最佳方案是让 平台设备需求低且记