第三章 MT7620N布线要点.pdf

在布线前我们需要了解目前国内主流板厂的常规加工生产能力，也就是要把 DFM 的要 求放在第一位，是因为所有的 PCB 设计，都必须要满足可制造性的要求，只考虑性能而忽 视 DFM 的设计，在生产时会遇到各种困难，会因为加工成品率降低而导致成本增加开发周 期延长，严重的甚至无法实现加工，产品成为空中楼阁。以下是国内两家比较好的板厂的加 工能力参数： 本项目中，建议最小过孔用VIA8_16MIL,最小线控为4mil.机械钻孔的钻头是具有一定规格的， 不是任何孔径都可以实现的。1mm 以下的钻头从0.2mm 开始，以0.05mm 为递增。另外需 要注意的是控越小线越细，制板成本就越高。 布线基本要求： （1 ）走线要求尽量最短，不走闭环，不走锐角直角，线的宽度一致，没有浮空线。 （2 ）焊盘的出线方式要合理。 布线基本要求图 （3 ）差分信号线一般都是走的高速信号，其要满足阻抗的对称性，差分线不能交叉走线，线长相差 不能超过 100mil ，差分线之间和单个差分线到地之间都要满足阻抗要求。差分走线过孔不能超过4 个。差分线对间的间距满足 3W 规则。 （4 ）一般晶振、pll 滤波器件、模拟处理信号处理芯片、电感、变压器下禁止走时钟线、控制线、电 磁敏感线。 （5 ）模拟信号与数字信号，电源线与控制信号线，弱信号与其他任何信号都不能并排走线，应该分 层（最好有地隔离）或相距较远走线。如果分层相邻层的线与线之间要交叉走线，不能并行走线。为 了减少线间串扰，应保证线间距足够大，当线中心间距不少于 3 倍线宽时，则可保持 70%的电场不 互相干扰，称为 3W 规则。如要达到 98%的电场不互相干扰，可使用 10W 的间距。 注：时钟布线的时候，一定要注意和数据线、控制信号线的有效隔离，距离越远越好，尽可能不要布 在同层。 （6 ）强辐射信号线（高频、高速，尤以时钟线为甚）不要靠近接口、拉手条等以防对外辐射。 （7 ）敏感信号（主要指：弱信号、复位信号、比较器的输入信号、AD 的参考电源、锁相环滤波信 号、芯片内部的 PLL 电路的滤波部分。）布线应该尽可能短，不靠近强辐射信号，不放在板的边缘 ， 离外金属框架 15mm 以上。长距离走线时可以包地（应注意包地可能会引起阻抗变化）、内层走线。 另外，对于 ESD 较弱的芯片的走线，建议内层走线，可以减弱芯片损坏的概率。 1. CPU 两列焊盘之间由于空间比较小，这个时候我们可以先设置一个区域规则，设置他们 之间的走线为4mil 。 2. 晶振走线优先不打过孔，并且它底部不允许有其他网络的走线或元件穿过 3.RF 射频线段单端需控50 欧姆阻抗，按照相关叠层算出来，走线建议走8mil 。走线短 直粗，并且要预留出打孔包地的空间 3.DDR 走线比较顺，在一定允许误差范围内，可以不做等长的要求 3. 考虑到电流的因素，电话连接走线可以适当的加粗，走20mil 4. POE 走线部分 5. CPU 与网口有四对传输数据差分线控100 欧姆，需要做等长 6. VCC 层主要用来进行电源分割 灌铜后TOP 层效果 灌铜后GND 层效果 灌铜后vcc 层效果 灌铜后Bottom 层效果