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集成电路分类 1、按门的数量： 小规模集成电路（SSI） 中规模集成电路（MSI） 大规模集成电路（LSI） 超大规模集成电路（VLSI） 巨大规模集成电路（GSI） 集成电路分类 2、按器件结构分类： 双极集成电路、MOS集成电路、BiMOS集成电路 3、按基片材料 单片集成电路、混合集成电路 4、按电路功能 数字集成电路、模拟集成电路、数模混合集成电路 5、按应用领域 标准通用集成电路、专用集成电路（系统集成电路属于专用集成电路） 集成电路设计步骤 1、传统的自底向上（Bottom-Up）设计方法 设计流程： 　底层工艺-〉单元设计-〉功能块-〉子系统设计-〉整个系统设计 2、自顶向下（Top-Down）设计方法 （主流设计方法） 设计流程： 行为设计-〉结构设计-〉系统划分-〉电路图/逻辑图-〉版图设计验证-〉后仿真 自顶向下设计步骤 设计方法 1、全制定设计方法（Full-Custom Design Approach) 特点：完全是由用户设计师根据所选定的生产工艺按自己 的要求独立地进行集成电路产品设计。 优点：得到最高速度、最低功耗和最省面积的芯片设计 缺点：花费大量的人力、物力和时间 模拟集成电路常常采用的方法 2、半定制设计方法（Semi-Custom Design Approach) ----基于制造商预先准备好母片上的设计 半定制设计方法 1）门阵列设计法 特点： 形状和尺寸相同的单元排成阵列 固定高度的布线通道 优点：设计周期大大缩短 设计成本大大下降 缺点：灵活性低、门利用率不高、易造 成芯片面积的浪费 半定制设计方法 2）门海设计方法 特点: 　基本的单元（不共栅的P管和N管）铺满整个芯片（除I/O区外 ）； 基本单元之间无氧化隔离区； 布线通道不固定（可将基本单元链改成无用器件区走线） 优点： （相对门阵列法）门利用率较高、集成密 度大、布线灵活、布通率高 缺点： 　 面积浪费（原因：通道数）； 门利用率不高（原因：晶体管） 集成电路设计方法 3）标准单元设计法 特点： 　基本单元调用法 各个单元具有同一高度(版图尺寸），但是宽度不等。 设计好的单元---物理单元库；单元的逻辑符号和电学符号---〉逻辑库 布线通道可调整 优点：（比较门阵列法） ----芯片的利用率高。（芯片中没有无用的单元和晶体管） ----保证100%的连续布通率。 ----可获得较佳的电路性能。（单元能根据设计要求临时改动并加入设计库） ----可与全定制设计法结合，在芯片内放入宏单元和功能块 集成电路设计方法 不足：原始投资大。（单元库的建立和修改） 成本较高。（掩模版全部定制，芯片的加工） 4）积木块设计方法（BBL-Building Block Layout)　 (通用单元设计法） 特点（比较标准单元法）： ----不要求单元等高和等宽，每个单元可根据最合理的情况单独进行版图设计。 ----布线通道不统一，根据需要加以分配。 ----积木块单元通常是较大规模的功能模块。 优点：灵活性大 缺点：自动布线比较困难 集成电路设计方法 5）可编程逻辑器件设计方法（PLD) PLD的分类：简单PLD和复杂PLD 简单PLD分类：可编程只读存储器（PROM) 可编程逻辑阵列 (PLA) 可编程阵列逻辑（PAL) 通用可编程阵列逻辑（GAL) 大容量PLD分类：复杂可编程逻辑器件（CPLD) 现场可编程门阵列（FPGA) 工具软件 Synopsys EDA软件 Mentor Graphics EDA软件 Zeni EDA软件 Cadence EDA软件 Cadence的主要工具和作用 Language ：Skill Verilog-xl : Simulation tool Preview , Silicon Ensemble :Layout , placement routing tool Composer : Electric circuit diagram design tool Analog Artist : Analogy circuit simulation tool Virt