Verilog数码管动态显示00~99.pdf

数码管动态显示00~99 时间：2012.03.15 ///////////////////////////////////////////////////////分频模块///////////////////////////////////////////////////// 00 moduleclk_div(clk,clkout1,clkout2); 01 inputclk; 02 outputclkout1,clkout2; 03 reg clkout1,clkout2; 04 reg[25:0]cnt1,cnt2; 05 always@(posedgeclk) 06 begin 07 if(cnt150000000) 08 begin 09 clkout1=1b0; 10 cnt1=cnt1+1; 11 end 12 elsebegin 13 clkout1=1b1; 14 cnt1=0; 15 end 16 end 17 always@(posedgeclk) 18 begin 19 if(cnt2500000) 20 begin 21 clkout2=1b0; 22 cnt2=cnt2+1; 23 end 24 elsebegin 25 clkout2=1b1; 26 cnt2=0; 27 end 28 end 29 endmodule 1 数码管动态显示00~99 时间：2012.03.15 ///////////////////////////////////////////////////计数模块////////////////////////////////////////////////////////// /*2个异步BCD码十进制计数器，可实现00~99计数*/ /*q1 q0 */ 为十位数， 为个位数 00 modulecounter(clk,q0,q1); 01 inputclk; 02 output[3:0]q0,q1; 03 reg[3:0]q0,q1; 04 always@(posedgeclk) 05 begin 06 if(q04b1001) 07 q0=q0+1b1; 08 elsebegin 09 q0=4b0000; 10 if(q14b1001) 11 q1=q1+1b1; 12 else 13 q1=4b0000; 14 end 15 end 16 endmodule 2 数码管动态显示00~99 时间：2012.03.15 ///