第六章Altera编程与配置.ppt

第六章 Altera 编程与配置 主要内容 配置又称编程或下载，是指经过用户设计输入并经过 开发系统编译后产生的配置数据文件，将其装入FPGA芯片内部的可配置存储器的过程，简称FPGA的下载。只有经过逻辑配置后，FPGA才能实现用户需要的逻辑功能。 配置altera FPGA 配置文件 单板设计及调试注意事项 6.1配置altera FPGA 配置方式 下载电缆 配置过程 6.1.1 配置方式 根据FPGA在配置电路中的角色，其数据可以用以下3种方式下载到目标芯片中： 主动配置方式 被动配置方式 最常用的(JTAG)配置方式 主动配置方式 由FPGA来主动输出控制和同步信号（包括配置时 钟）给FPGA的串行配置芯片(EPCS系列)，配置芯片收 到命令后，把配置数据发给FPGA，完成配置过程。 Altera FPGA所支持的主动方式，只能与Altera公司 提供的主动串行芯片（EPCS系列）配合使用，因此又 称主动串行（AS）模式。目前只支持stratix和 Cyclone系列。 AS专用器件配置方式 AS多片配置方式 AS配置器件的在线编程 FPGA被动方式 被动模式下，由系统的其他设备发起并控制配置过 程，这些设备可以是配置芯片(EPC系列)，或者单板 的微处理器、CPLD等。FPGA在配置过程中完全处于 被动地位，只是输出一些状态信号来配合配置过程。 被动配置方式可细分为PS（被动串行）、 FPP （快速被动并行）、PPS（被动并行同步）、PPA （被动并行异步）以及PSA（被动串行异步） PS（被动串行） 所有的Altera FPGA都支持这种模式。由 Altera的下载电缆、增强型配置器件（EPC4、 EPC8和EPC16）和配置器件（EPC1441、 EPC8和EPC2），或智能主机（如微处理器和 CPLD）来配置。在做PS配置时，FPGA配置 数据从存储器读出，写入到FPGA的DATA0接 口上。数据在DCLK时钟管脚的上升沿打入 FPGA，每一个DCLK时钟周期输入1比特数据 PS：单片机软件方式配置 PS：使用下载电缆配置 PS：使用专用配置芯片配置 PS：ASIC/CPLD硬件高速配置方案 快速被动并行（FPP） 只有Stratix系列和APEX‖中支持。可由 Altera的增强型配置器件（EPC4、EPC8和 EPC16）或智能主机（如微处理器和CPLD） 来配置。在做FPP配置时，FPGA配置数据从 存储器中读出，写入到FPGA的DATA[7:0]输入 接口上。数据在DCLK时钟管脚的上升沿打入 FPGA，每一个DCLK时钟周期输入1字节数据 FPP：使用增强型配置器件 被动并行同步（ PPS） 只有较老的器件支持这种模式，如APEX20K、Mercury、ACEX1K和FLEX10K。可由智能主机（如微处理器和CPLD）来配置。在做PPS配置时， FPGA配置数据从存储器中读出，写入到FPGA的DATA[7:0]输入接口上。在第一个DCLK时钟信号的上升沿处，将一个字节的数据锁存到FPGA中，然后由随后的8个DCLK时钟的下降沿将该字节数据一位一位移到FPGA中。 被动并行异步（PPA） 只有Stratix 系列、APEX‖、APEX20K、 Mercury、ACEX1K和FLEX10K支持。可由智能主机 （如微处理器和CPLD）来配置。在做PPA配置时， FPGA被配置控制器当作一个异步存储器。在作PPA 配置时， FPGA配置数据从存储器中读出，写入到 FPGA的DATA[7:0]输入接口上。在配置过程由一些异 步控制信号来控制。 PPA配置方式 被动串行异步（ PSA ） 只有FLEX6000支持。可由智能主机（如微处理器和 CPLD）来配置。在做PSA配置时，FPGA配置数据从 存储器中读出，写入到FPGA的DATA0输入接口上。 在配置过程由一些异步控制信号来控制。 JTAP配置方式 使用JTAG进行配置可以使用Altera的下载电缆，或 者通过智能主机模拟JTAG的时序来进行配置；JTAG 接口由四个必须的信号TDI、TDO、TMS和TCK，以 及一个可选的TRST构成。 TDI：用于测试数据的输入 TDO：用于测试数据的输出 TMS：模式控制管脚，决定了JTAG电路内部的TAP状态机的跳转。 TCK：测试时钟，其它信号都必须与之同步 TRST：可选信号，如果JTAG电路不用，可以将其连到GND 用JTAG接口配置FPGA 多片级联方式 模式选择 FPGA在正常工作时，它的配置数据存储在 SRAM中，加电时须重新下载。在实验系统中，通常 用计算机或控制器进行调试，因此可以使用PS