门电路与组合逻辑电路.pptVIP

用两片74LS151构成十六选一数据选择器 =0 D0?D7 =1 D0?D7 ??? D0 D7 ??? A0 A1 A2 ??? D0 D7 ??? A0 A1 A2 A0 A1 A2 A3 D8 D15 ? D0 D7 ? 1 ??? D0 D7 ??? A0 A1 A2 ??? D0 D7 ??? A0 A1 A2 A0 A2 A2 A3 D8 D15 ? D0 D7 ? =1 D8?D15 =1 D8?D15 1 用数据选择器设计逻辑电路 四选一选择器功能表 类似三变量函数的表达式！ 例18： 利用四选一选择器实现如下逻辑函数。 与四选一选择器输出的逻辑式比较 可以令： 变换 设计时采用函数式比较法 接线图 ） （ ） （ ） （ GA 1 ) A G ( R A G R A G R Y · + + + = D0 D1 D2 D3 A0 A1 W A G R Y “1” 74LS153 1 E 用n位地址输入的数据选择器，可以产生任何一种输入变量数不大于n+1的组合逻辑函数。 设计时可以采用函数式比较法。控制端（即地址输入端）作为输入端，数据输入端可以综合为一个输入端。 A B Y(A=B) Y(AB) Y(AB) 0 0 1 0 0 0 1 0 1 0 1 0 0 0 1 1 1 1 0 0 A B 9.5.5 数值比较器 + + + 集成四位数值比较器74LS85 数值比较器的扩展 END * * 2-4线译码器74LS139的内部线路 输入 控制端 输出 A1 A0 1 1 1 1 1 74LS139的功能表 “—”表示低电平有效。 74LS139管脚图 一片139种含两个2-4译码器 利用线译码器分时将采样数据送入计算机。 2-4线译码器 A B C D 三态门 三态门 三态门 三态门 总线 00 0 全为1 工作原理：（以A0A1=00为例） 数据 2-4线译码器 A B C D 三态门 三态门 三态门 三态门 总线 脱离总线 3-8线译码器74LS138 基本功能： 注意：输出低电平有效 扩展功能： 利用控制端S1、S2、S3实现级联功能 当A2A1A0=000时，Y0=0，其它为1 当A2A1A0=001时，Y1=0，其它为1 当A2A1A0=010时，Y2=0，其它为1 当A2A1A0=111时，Y7=0，其它为1 …. 74LS138 A2 A0 A1 S1 S2 S3 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 1 S1 S2 S3 S 其中 （当S=1时） …. m0 ~ m7为A2A1A0的8个最小项 功能分析： 74LS138是最小项非的译码 由逻辑式得真值表 译码器的扩展 74LS138 A2 A0 A1 S1 S2 S3 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 74LS138 A2 A0 A1 S1 S2 S3 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 A3A2A1A0 A3A2A1A0=0000~0111 A3A2A1A0=1000~1111 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 Y15Y14Y13Y12Y11Y10 Y9 Y8 利用中规模组件设计组合电路 中规模组件都是为了实现专门的逻辑功能而设计，但是通过适当的连接，可以实现一般的逻辑功能。 用中规模组件设计逻辑电路，可以减少连线、提高可靠性。 下面介绍用译码器设计组合逻辑电路的方法。 用中规模集成模块译码器实现组合逻辑功能 有n个地址输入端的译码器，有2n个信号输出端。即每一个信号输出端与n个输入变量的每一个最小项一一对应 1、确定逻辑表达式中的各个最小项（或者是逻辑状态表中结果为1的各个最小项）。 步骤： 2、先将输入变量接在地址输入端，再把与上步中确定的最小项对应的译码器的输出端适当连接，就可以实现组合逻辑功能。 最小项中的原变量为“1”，反变量为“0”；则最小项对应的二进制的代码按权展开后的结果与译码器的输出端的下标对应。 例16： 利用CT74LS138型3-8线译码器实现逻辑函数Y=AB+BC+CA 变换 Y6 Y7 Y3 Y5 CT74LS138 A2 A0 A1 S1 S2 S3 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 A B C Y “1” 用n位地址输入的译码器，可以产生任何一种输入变量数不大于n的组合逻辑函数。 逻辑状态表 例17： 利用CT74LS138型3-8线译码器实现全加器 a i b i c i-1 s i c i 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 CT74LS138 A2 A0 A1 S1 S2