东北大学电子技术基础—第7章可编程逻辑器件.pptVIP

第七章 可编程逻辑器件 7.1概述 7.2可编程逻辑器件基础 PLD逻辑表示法 逻辑阵列的PLD表示法应用举例 7.3 通用阵列逻辑GAL 7.1 概 述 PLD出现的背景 电路集成度不断提高 SSI?MSI?LSI?VLSI 计算机技术的发展使EDA技术得到广泛应用 设计方法的发展自下而上?自上而下 用户需要设计自己需要的专用电路 专用集成电路（ASIC－Application Specific Integrated Circuits）开发周期长，投入大，风险大 可编程器件PLD：开发周期短，投入小，风险小 7.1 概 述 PLD器件的优点 集成度高，可以替代多至几千块通用IC芯片 极大减小电路的面积，降低功耗，提高可靠性 具有完善先进的开发工具 提供语言、图形等设计方法，十分灵活 通过仿真工具来验证设计的正确性 可以反复地擦除、编程，方便设计的修改和升级 灵活地定义管脚功能，减轻设计工作量，缩短系统开发时间,必威体育官网网址性好 7.1 概 述 PLD的发展趋势 向高集成度、高速度方向进一步发展 最高集成度已达到400万门 向低电压和低功耗方向发展5V?3.3V?2.5V?1.8V?更低 内嵌多种功能模块 RAM，ROM，FIFO，DSP，CPU 向数、模混合可编程方向发展 7.1 概 述 大的PLD生产厂家 7.1 概 述 可编程专用集成电路ASIC(Application Specific Integrated Circuit) 是面向用户特定用途或特定功能的大规模、超大规模集成电路。 分类：按功能分为数字的、模拟的、数字和模拟混和三种。按制造方式分为全定制、半定制ASIC、可编程三种。 PLD器件的分类－－按集成度 可编程逻辑器件(Programmable Logic Device)为通用器件，分为 低密度 PROM,EPROM,EEPROM,PAL,PLA,GAL 只能完成较小规模的逻辑电路 高密度，已经有超过400万门的器件 EPLD, CPLD, FPGA 可用于设计大规模的数字系统集成度高，甚至可以做到SOC（System On a Chip） PLD器件的分类－－按结构特点 基于与或阵列结构的器件－－阵列型 PROM，EEPROM，PAL，GAL，CPLD CPLD的代表芯片如：Altera的MAX系列 基于门阵列结构的器件－－单元型 现场可编程逻辑门阵列 FPGA：是集成度和结构复杂度最高的可编程ASIC。运算器、乘法器、数字滤波器、二维卷积器等具有复杂算法的逻辑单元和信号处理单元的逻辑设计可选用FPGA实现。 按制造技术和编程方式进行分类 熔丝或反熔丝编程器件－－Actel的FPGA器件 体积小，集成度高，速度高，易加密，抗干扰，耐高温 只能一次编程，在设计初期阶段不灵活 SRAM－－大多数公司的FPGA器件 可反复编程，实现系统功能的动态重构 每次上电需重新下载，实际应用时需外挂EEPROM用于保存程序 EEPROM－－大多数CPLD器件 可反复编程 不用每次上电重新下载，但相对速度慢，功耗较大 可编程ASIC的编程方式 可编程ASIC的编程方式有两种： 采用专用编程器进行编程 在系统编程 甩掉了专用编程器，而且也不用将芯片从电路系统取下，只利用计算机和一组下载电缆就可以在系统编程。 Lattice和Xilinx等几家大公司现在都有在系统可编程ASIC产品。在系统编程方式方便了用户。 可编程ASIC的一般开发步骤 设计输入(entry) 功能模拟(function simulation) 逻辑分割(partitioning) 布局和布线(place and routing) 时间模拟(timing simulation) 写入下载数据(download) ASIC开发步骤流程图 TOP—DOWN设计思想 自顶向下（TOP—DOWN）设计首先是从系统级开始入手。把系统分成若干基本单元模块，然后再把作为基本单元的这些模块分成下一层的子模块。 TOP—DOWN设计思想 采用TOP—DOWN层次结构化设计方法，设计者可在一个硬件系统的不同层次的模块下进行设计。总体设计师可以在上层模块级别上对其下层模块设计者所做的设计进行行为级模拟验证。 在TOP—DOWN的设计过程中，划分每一个层次模块时要对目标模块做优化，在实现模块时要进行模拟仿真。虽然TOP—DOWN的设计过程是理想的，但它的缺点是得到的最小可实现的物理单元不标准，成本可能较高。 BOTTOM—UP设计思想 BOTTOM—UP层次结构化设计是TOP—DOWN设计的逆过程。 它虽然也是从系统级开始的，即从图7-2中设计树的树根开始，但在层次模块划分时，首先考虑的是实现模块的基本物理单元是否存在，划分过程必须是从存在的基本单元出发。