专题3时序逻辑电路.ppt

4位同步二进制加法计数器 1D C1 Q0 Q0 CP = 1 1D C1 Q1 = 1D C1 Q2 = 1D C1 Q3 = 1 CE Q1 Q2 Q3 FF0 FF1 FF2 FF3 T触发器 CP Q0 Q1 Q2 Q3 时序图 若将T触发器的激励方程改为如下形式，则可构成4位同步二进制减计数器。 推广到由JK触发器构成的n位二进制同步加法计数器 激励方程 若将加法计数电路中的触发器FF1、FF2、FF3的激励信号分别改为： 则可构成4位二进制同步减计数器 R C1 1J 1K R C1 1J 1K R C1 1J 1K R C1 1J 1K ＆ ≥1 ＆ ≥1 ＆ ≥1 1 X FF3 FF2 FF1 FF0 Q3 Q2 Q1 Q0 1 同步二进制可逆计数器 同步二进制可逆计数器 用X表示加减控制信号，且X＝1时，FF1~FF3中的各J、K端分别与低位各触发器的Q端接通，作加计数；X ＝0时，FF1~FF3中的各J、K端分别与低位各触发器的Q端接通，作减计数，实现了二进制同步可逆计数器的功能。 2选1数据选择器 典型集成电路 集成计数器74LVC161 74LVC161的功能表 输 出 输 入 L # # L # 进位 TC L D0 L D1 持持数 LD2保保计 L D3 × D0* × × × × D1* × × × × D2*× × × × D3* × × × × ↑ × × ↑ × × × L H × × L × H × L H H H L H H H H Q0 Q1 Q2 Q3 D0 D1 D2 D3 CP CET CEP PE CR 预置数据输入 时钟 使 能 预置 清零 74LVC161 CR Q0 Q1 Q2 Q3 CET CEP CP TC PE D0 D1 D2 D3 时序图 TC=CET?Q3Q2Q1Q0 PE CR D0 D1 D2 D3 Q0 Q1 Q2 Q3 CEP CET CP TC IC0 PE CR D0 D1 D2 D3 Q0 Q1 Q2 Q3 CEP CET CP TC IC1 PE CR D0 D1 D2 D3 Q0 Q1 Q2 Q3 CEP CET CP TC IC2 PE CR D0 D1 D2 D3 Q0 Q1 Q2 Q3 CEP CET CP TC IC3 Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 Q8 Q9 Q10 Q11 Q12 Q13 Q14 Q15 D0 D1 D2 D3 D4 D5 D6 D7 D8 D9 D10 D11 D12 D13 D14 D15 LD RESET CLK CE 用74LVC161构成模216计数器 2、非二进制计数器 C R FF0 1 1 Q0 C R FF1 1 1 Q1 C R FF2 1 1 Q2 C R FF3 1 1 Q3 ≥1 ≥1 1 1 1 1 ≥1 ≥1 CR CP0 CP1 异步二-十进制计数器 (1) CP0接计数脉冲信号，将 Q0与CP1相连。 (2) CP1接计数脉冲信号，将 Q3与CP0相连。 Q0 Q1 Q2 Q1 Q2 Q3 Q0 Q3 0 1 0 1 0 0 1 0 1 0 0 0 1 1 0 0 0 1 1 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 1 1 1 1 1 0 1 0 1 0 1 0 1 0 1 0 0 1 1 0 0 1 1 0 0 0 0 0 0 1 1 1 1 0 0 0 0 0 0 0 0 0 0 1 1 0 1 2 3 4 5 6 7 8 9 连接方式2（5421码） 连接方式1（8421码） 计数顺序 两种连接方式的状态表 1、用同步清零端或置数端归零构成N进制计数器 2、用异步清零端或置数端归零构成N进制计数器 （1）写出状态SN-1的二进制代码。 （2）求归零逻辑，即求同步清零端或置数控制端信号的逻辑表达式。 （3）画连线图。 （1）写出状态SN的二进制代码。 （2）求归零逻辑，即求异步清零端或置数控制端信号的逻辑表达式。 （3）画连线图。 利用集成计数器的清零端和置数端实现归零，从而构成按自然态序进行计数的N进制计数器的方法。 在前面介绍的集成计数器中，清零采用异步方式、置数采用同步方式的有74LVC161；74HC/HCT390则具有异步清零。 用集成计数器构成任意进制计数器 用74LVC161来构成一个九进制计数器。 SN＝S9＝1001 例 D3～D0必须都接0 D3～D0必须都接0 SN-1＝S8＝1000 反馈清零法 反馈置数法 (a) 用异步清零端CR归零 74LVC161 CR Q0