同步数据转换器阵列的采样时钟-AnalogDevices.PDF

| LinkedIn | 同步数据转换器阵列的采样时钟 Kazim Peker和Altug Oz ADI公司 中，所需的时钟信号数量可以轻松从几个增加到上百个，如图 摘要 1所示。 在各种应用中（从通信基础设施到仪器仪表），对系统 带宽和分辨率的更高要求促进了将多个数据转换器以阵 JESD204B标准定义了串行数据接口，可用来减少宽带数据转换 列形式连接的需求。设计人员必须找到低噪声、高精度 器和其他系统IC之间的数据输入/输出数量。数据I/O数量的下降 解决方案，才能为使用普通JESD204B 串行数据转换器接 解决了高速、高位数数据转换器的互连问题。以更少的互连提 口的大型数据转换器阵列提供时钟和同步。 供宽带数据转换器的能力简化了PCB布局布线，并实现更小的 尺寸，且不降低整体系统性能。这些改进对于克服大部分应用 时钟生成器件包含抖动衰减功能、内部VCO 以及各种输出 中的系统尺寸和成本限制非常重要，包括无线基础设施、便携 和很多同步管理功能，现已问世，它能解决这个系统问 式仪器仪表、军事应用和医疗超声设备。 题。然而，在很多实际应用中，数据转换器阵列所需的 大量时钟已经超出了单个IC元件所能提供的极限。设计人 ADC 员经常试图连接多个时钟生成和时钟分配元件，从而创 DAC 建丰富的时钟树。 ADC DAC 本文提供一个关于如何构建灵活可编程时钟扩展网络的 ADC 真实案例，它不仅具有出色的相位噪声/抖动性能，还可 DAC 将所需的同步信息从时钟树的第一个器件传递至最后一 个器件，同时提供确定性控制。 Clock Tree 简介 FPGA 无线通信系统从3G到4G和LTE （以及5G ，目前正在规范讨论阶 段）的演进是推动高速数据转换和同步的关键技术因素。在蜂 Peripherals 窝基站应用中，多种因素共同作用，提高了数据带宽要求。主 要的因素是，订阅数量的增加导致对更为丰富的多媒体内容的 Frequency Converters 需求，以及对于使用全球