基于嵌入式芯核测试的IEEEstd1500标准魏岩1，靖固2，洪开3（1.PDF

电子发烧友 电子技术论坛 基于嵌入式芯核测试的 IEEE std 1500 标准 1 2 3 魏岩 ，靖固 ，洪开 （1.哈尔滨理工大学 计算机科学与技术学院，黑龙江 哈尔滨 150080） 摘 要：本文介绍了 IEEE std 1500 的标准、基本结构和使用方法，描述了如何将标准运用 到具有知识产权的芯核所构成的片上系统中，通过计算机程序设计的手段实现 SOC 的设计 验证，完成 IEEE std 1500 标准中特定芯壳封装下的 SOC 测试，加速测试生成和复用，并结 合芯核测试语言 CTL 提供测试设计实例。 关键词：片上系统；嵌入式芯核；IEEE std 1500 标准；芯核测试语言 中图分类号：TP206 文献标识码：A Standard IEEE std 1500 Based SOC IP Core Test Design 1 2 3 WEI Yan ,JING Gu ,HONG Kai (1.College of Computer Science and Technology, Harbin University of Science and Technology,Harbin 150080,China ) Abstract ：This paper introduces IEEE std 1500 standard, the basic structure and operation method, provides the way that how to insert standard into the Intellectual Property cores on SOC(System on a Chip), by means of a computer program designed to achieve the SOC design verification, IEEE std 1500 standard in the completion of specific IP core package under the SOC test,in order to accelerate test generation and reuse,will explore an organizing paradigm for CTL data. Key words ：SOC;embedded core;IEEE std 1500 standard;core test language 随着半导体工艺和集成电路设计技术的不断发展，IC 设计者能够将愈来愈复杂的功能 集成到单芯片上，形成系统芯片 SOC [1] 。SOC 设计的核心是 IP(intellectual property)核复用 (reuse)，通过复用一些经过验证的电路模块，可快速构建一个复杂的系统。但为了保护知识 产权，芯核提供商只能向 SOC 集成商提供芯核的结构信息，这样对于系统集成商而言，芯 核测试是黑盒测试。如果用传统的 ATPG 算法对整个 SOC 进行测试生成，在时间上将变得 不可接受；而且，SOC 的设计者往往不知道IP 核的实现细节，这就使得 SOC 级的 ATPG 测 试变得不可能。因此，由核提供商开发核的测试并在 SOC 级复用 IP 核测试的测试策略，就 成为解决 SOC 测试问题的基础。 针对 SOC 中IP 核测试所面临的挑战，IEEE 及 VISA 等国际组织为 SOC 测试标准的制 定做出不懈努力。2005 年 7 月 30 日由美国国家标准协会（ANSI ）通过，关于嵌入式芯核 测试技术的标准 IEEE std 1500 正式颁布[2] 。标准中阐明了 SOC 的测试开发应包括两个阶段： 第一个阶段是 IP 核的测试生成，由核的开发商给出基于结构的 ATPG 和 DFT 设计说明；第 二个阶段将不同核的测试综合到一起形成系统的测试，这个过程称为测试集成，在此过程中 始终贯穿着测试优化的概念。 本文将重点介绍嵌入式芯核测试