掌握计数器.ppt

某型号的RAM采用二维译码结构，其行地址个数为5，列地址个数为8，每个地址对应的存储空间为8Bits。则该RAM的总容量为________。 A．256Bits； B．320Bits； C．2048Bits； D．65536Bits 某组合电路共有5个输入变量，4个输出变量。如果用ROM实现此组合电路，ROM的容量至少为 Bits 下面关于FPGA/CPLD的相关说法中不正确的是____________。 A、一般CPLD的工作速度比FPGA快 B、FPGA内部的触发器资源一般比CPLD多 C、CPLD一般需要外挂E2PROM保存程序 D、FPGA可用于实现较复杂的数字信号处理算法 下列属于非易失型存储器的是_________。 A、DDR B、双口RAM C、Flash D、FIFO 需要___________存储容量的存储器可实现两个4bit数的加法运算。 A、2^4×5 B、2^8×5 C、2^5×4 D、2^5×8 * * 1、掌握 RS、JK、D、T 、T， 触发器的逻辑功能及描述方法。（特征方程、功能表、状态转换图、波形图）。 · 2、掌握触发器的动作特征。 第五章 锁存器和触发器 对JK触发器而言，欲实现 则其激励方程为___________ A、J＝K＝1 B、J＝1，K＝0 C、J＝0，K＝1 D、J＝K＝0 对于J-K触发器，若J=K，则可完成_________触发器的逻辑功能。 A．R-S； B．D； C．T； D．J-K 将D触发器改造成T触发器，图1所示电路中的虚线框内应是 A. 或非门 B. 与非门 C. 异或门 D. 同或门 将一个D触发器的 输出连接至D输入端，经过50个时钟脉冲后，其状态将会变为 则该触发器初始状态 =____________。 A、0 B、1 C、高阻 D、无法推断 的电路是____________ 可实现并串转换的器件是________________ A、触发器 B、锁存器 C、计数器 D、移位寄存器 下列电路中，能实现 基本RS锁存器， ，当R和S保持 输入均为1时，Q和 的状态分别为________ 若用JK触发器来实现特性方程为， 则J和K端的方程为________________。 要使JK触发器在时钟作用下的次态与现态相反，JK端取值应为（ ）。 A．JK=00 B. JK=01 C. JK=10 D. JK=11 下列电路中，只有 输出Q的频率不是CP的1/2。 1 CP CP Q Q Q Q A B C1 1K 1J C1 1K 1J 1 . 1D C1 1D C1 CP CP Q Q Q Q C D 根据电路和相应的输入波形，画出Q1、Q2的波形，Q1、Q2的初始值均为0 根据以下电路和输入波形(Q1和Q2的初始状态均为1) 5、掌握用MSI器件（如74HC161）设计N进制计数器方法 4、掌握计数器（74LVC161、74LVC163）、移位寄存（74HC194）的逻辑功能及其应用。 3、掌握同步时序电路的设计方法 2、掌握同步时序逻辑电路的分析方法。 1、掌握时序逻辑电路的逻辑功能的描述方法：逻辑函数方程式、状态表、状态图、时序图。 第六章 时序逻辑电路 为了保证计数的最大值可达100，则最少需要??? ????个触发器 若同步4位二进制减法计数器的输出的借位端逻辑方程为 则B的重复周期和正脉冲的宽度分别为 和 个CP周期 以下关于时序电路自启动的描述，哪一个是正确的_________ A．非工作状态能自动循环 B．非工作状态在CP作用下自动进入有效循环 C．启动电路时不会进入非工作状态 D．不存在非工作状态 采用双向移位寄存器不能实现的功能是_________。 A、加2 B、乘2 C、除2 D、串并转换 同步时序电路和异步时序电路比较，其差异在于后者_____。 A、没有触发器 B、没有统一的时钟脉冲控制 C、没有稳定状态 D、输出只与内部状态有关 某电视机水平-垂直扫描发生器需要一个分频器 将31500HZ的脉冲转换为60HZ的脉冲，欲构成 此分频器至少需要_________个触发器。 A、31500 B、525 C、60 D、10 对于采集温度范围为0～100℃，能辨别0.1℃变化的应用要求， 应选择 bit的ADC；如采