FPGA_ASIC-一种全数字BPSK解调器的设计及FPGA实现.pdf

一种全数字 BPSK 解调器的设计与 FPGA 实现 Design and FPGA Implementation of All Digital BPSK Demodulator (1中国科学院空间科学与应用研究中心; 2 中国科学院研究生院)张烨 1, 2， 屈晨阳 1 ZHANG YE 1, 2 QU CHENYANG1 摘要: 介绍一种全数字 BPSK 解调器的设计及 FPGA实现。该解调器采用前向开环的结构实现 载波同步，与传统的闭环反馈结构相比，该解调器具有同步速度快，载波频差估计范围大等 优点，尤其适合用于突发数字通信系统。测试结果表明，该解调器频差估计范围很大，可以 达到符号速率的 20%，抗噪声性能非常好,解调性能与理论值相比，损失小于 0.5dB。 关键词 突发通信；频差/相差估计；低信噪比；FPGA 中图分类号：TN91 文献标识码：B Abstract: Design and FPGA Implementation of an all digital BPSK demodulator. The demodulator has a feed forward structure. Compared to the traditional feedback structure, the demodulator has the advantages of rapid carrier synchronization and large frequency offset estimation range. The demodulator could attain good performance with burst digital transmission system. The hardware test result shows that the frequency offset estimation range is large, about 20%of the symbol rate and its anti-noise performance is good, the loss is less than 0.5 dB compared with the theoretical value. Key words: Burst Transmission, frequency/ phase offset estimation, Low SNR, FPGA 1 引言 突发通信在卫星通信中应用较为广泛，这类信号的特点是随机发生，且持续时间较短， 为了保证能够在短时间内捕获到信号, 需要选择合适的解调算法。传统的解调器一般采用闭 环算法, 但是闭环算法一般需较长捕获时间才能实现同步。近年来,开环算法开始被用载波 同步, 这类算法能够快速实现同步,比较适合突发通信。 本文的目的是设计一个在 FPGA 上实现的适用于突发通信的全数字 BPSK解调器，传输码 速率 R 为 7.8125bps，载波频率 f 为 8khz，要求能够忍受的最大载波频率不准确度为 s c −4 -3 2 ×10 f c ，当 Eb/No=8dB 时，误码率不大于 10 。 2 解调器的分析及设计 本文的研究重点是 BPSK 中频信号的载波同步和符号解调，通信系统在其接收端已完成 射频到中频的变换及输入信号的定时同步。将模数转换器（A/D）放在中频的位置，A/D 以 后的处理全部用数字实现。解调方框图如图 1所示： 图 1 基于开环结构的解调器框图 该解调器包括 A/D, 下变频, 载波频差估计及校正,相差估计及校正, 判决, 解模糊等 部分，其中，载波频差估计及校正单元和相差估计及校正单元共同完成