计算机组成原理复习题选读.docx

课后练习1.若短浮点数IEEE754编码为1011 1111 0100 0000 0000 0000 0000 0000，则其代表的十进制数是多少?2.已知X和Y，用变形补码计算X±Y，同时指出结果是否溢出。（1）X=0.11011，Y=-0.10011；（2）X=0.10111，Y=0.11011设x＝2010×0 y＝2100×（－0，求浮点数x＋y=？某DRAM芯片内部的存储单元为128×128结构。该芯片每隔2ms至少要刷新一次，且刷新是通过顺序对所有128行的存储单元进行内部读操作和写操作实现的。设存储周期为500ns。求其刷新的开销（也即进行刷新操作的时间所占的百分比）用16K×8位的SRAM芯片构成64K×16位的存储器，试画出该存储器的组成逻辑框图。6.SRAM芯片有17位地址线和4位数据线。用这种芯片为32位字长的处理器构成1M×32比特的存储器，并采用内存条结构，问：（1）若每个内存条为256K×32比特，共需几个内存条？（2）每个内存条共需要多少片这样的芯片？（3）所构成的存储器需要用多少片这样的芯片？设储存器容量为256字，字长64位，模块数m=4，分别用顺序方式和交叉方式进行组织，若存储器周期T= 120ns，数据总线宽度64位，总线传送周期t=30ns。问顺序存储器和交叉存储器带宽各是多少?8.Cache存取周期为45ns，主存存取周期为200ns。已知在一段给定的时间内，CPU共访存4500次，而Cache的未命中率为10%，问:（1）CPU访问Cache和主存各多少次?（2）CPU访存的平均访问时间是多少?（3）Cache-主存系统的效率是多少?9.设主存容量16MB，Cache容量8KB，每字块8个字，每字32位，按字节编址，设计一个4路组相联映射的Cache组织。要求：（1）画出主存地址字段中各段的位数（2）设 Cache初态为空，CPU依次从主存0，1，2…99号单元读出100个字（主存一次读出一个字），并重复此次序读10次，问命中率是多少？（3）如果cache的存取时间是50ns，主存的存取时间是500ns,根据命中率求平均存取时间。（4）计算cache/主存系统的效率。10.指令格式如下所示，其中OP为操作码，试分析指令格式的特点。　11.已知指令格式中形式地址为D,PC为程序计数器,R1为基址寄存器,R2为变址寄存器，S为操作数。请依据下述指定的寻址方式,用字符表达式表示有效地址E或的计算值:（1）立即寻址S= （2）直接寻址E= （3）一次间接寻址 E= （4）变址寻址E= （5）基址寻址E= （6）相对寻址E= （7）先变址后间接寻址E= （8）先间址后变址寻址E= 12.设某计算机有变址寻址、间接寻址、相对寻址等寻址方式，设当前指令的地址码为001AH，正在执行的指令所在的地址为1F05H，变址寄存器的内容为23A0H。（1）当执行取指令时，如为变址寻址方式，则取出的数为多少？（2）如为间接寻址取出的数为多少？（3）当执行转移指令时，转移地址为多少？13.一条双字长直接寻址的子程序调用指令，其第一个字为操作码和寻址特征，第二个字为地址码5000 H。假设PC当前值为2000H，SP的内容为0100H，栈顶内容为2746H，存储器按字节编址，而且进栈操作是先执行(SP)-△→SP，后存人数据。试回答下列几种情况下，PC、SP及栈顶内容各为多少?(1)CALL指令被读取前。(2)CALL指令被执行后。(3)子程序返回后。14.CPU结构如图5.4所示，其中包括一个累加寄存器AC，一个状态寄存器和其他4个寄存器，各部分之间的连线表示数据通路，箭头表示信息传送方向。 （1）标明图中A、B、C、D个寄存器的名称。（2）简述取指令的数据通路。（3）简述完成指令LDA X的数据通路（X为主存地址，LDA的功能为（X）→AC ）。（4）简述完成指令ADD Y的数据通路（Y为主存地址，ADD的功能为（AC）+（Y）→AC ）。（5）简述完成指令STA Z的数据通路（Z为主存地址，STA的功能为（AC）→Z）。设有一运算器通路如图5.20 所示，假设操作数a和b（均为补码）已分别放在通用寄存器R1和R2中，ALU有+、-、M（传送）3种操作功能。（1）指出互斥性微命令和兼容性微命令。（2）采用字段直接编码控制方式，