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北理工小学期数字系统设计与实验(软件部分)
本 科 实 验 报 告
实验名称: 数字系统设计与实验(软件部分)
数字系统设计与实验
课程名称: 实验时间: 第2 1 周
(软件部分)
任课教师: 王文华 实验地点: 4-342
实验教师: 南方 □ 原理验证
实验类型: ■ 综合设计
学生姓名: 王澎洛 □ 自主创新
学号/班级: 1120123008 组 号: 53
学 院: 信息与电子学院 同组搭档:
专 业: 信息工程 成 绩:
实验一 Quartus II 9.1 软件的使用
一、实验目的:
1. 通过实现书上的例子,掌握QUARTUS II 9.1 软件的使用;
2. 编程实现 3-8 译码电路以掌握 VHDL 组合逻辑的设计以及 QUARTUS II
9.1 软件的使用。
二、实验流程
1. 认真阅读《数字系统自动化设计教程》一书中,从120 页到131 页的操作
指南;
2. 将 124 页的程序,输入到QUARTUSII9.1 的文本编辑环境中去;
3. 验证最后仿真的得到的波形图是否和图 5-31 时序仿真的波形图是否一致;
4. 根据三-八译码器真值表完成VHDL 程序的设计并仿真。
三、实验过程
1. 十进制加法计数器的VHDL 文本及仿真
文本如下:
library IEEE;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity count10 is
port(clk,load,en:in std_logic;
data_in:in std_logic_vector(3 downto 0);
seg:out std_logic_vector(6 downto 0));
end count10;
architecture beha of count10 is
signal qout :std_logic_vector(3 downto 0 );
signal q_temp:std_logic_vector(3 downto 0);
begin
process(clk,load)
begin
if(load=1) then
q_temp=data_in;
elsif(clkevent and clk=1) then
if(en=0) then
qout=qout;
elsif(qout=1001) then
qout=0000;
else
qout=qout+1;
end i
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