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第3章的一些结论 所有的基本逻辑运算，都有相应的数字器件实现，把一个基本逻辑运算模块称为一个逻辑门，如74LS00内部4个与非门，74LS04内部有六个非门。 逻辑门的内部是由MOS管或三极管等基本元件组成。 每个逻辑门的输入和输出信号之间都会存在延时，器件工艺不同，延时也不同，在ns级。 理想情况下，用+5V表示1，0V表示0 Verilog: 条件语句--if…else… Verilog: 条件语句--if…else… Verilog: 条件语句--if…else… Verilog: 条件语句 Verilog:--if…else…—使用不当 Verilog: 条件语句--if…else… Verilog : 条件语句--case Verilog : 条件语句--case C = 0（以b3、b2为例） 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111 二进制码b3b2b1b0 0000 0001 0011 0010 0110 0111 0101 0100 1100 1101 1111 1110 1010 1011 1001 1000 格雷码 X3X2X1X0 画出逻辑电路图.(略) 四 位 码 变 换 器 C Y3 Y2 Y1 Y0 X3 X2 X1 X0 g3 g2 g1 g0 y3 = ? y2= ? A L ( b ) A 1 G 2 G 1 A L A A 4.3 组合逻辑电路中的竞争冒险 不考虑门的延时 =0 考虑门的延时 竞争：由于逻辑门存在延时时间,信号经由不同的路径达到某一会合点的时间有先有后的现象; 冒险：由于竞争而引起电路输出发生瞬间错误现象称为冒险。 冒险表现为输出端出现了原设计中没有的窄脉冲，常称其为毛刺。 由于实际逻辑门有延迟时间如果从输入到输出的过程中，不同通路上门的级数不同，或者门电路平均延迟时间的差异，可能会使逻辑电路产生竞争冒险。 4.3 组合逻辑电路中的竞争冒险 4.3.1产生竞争冒险的原因 当电路输出端的逻辑函数表达式，在一定条件下可以简化成 两个互补信号相乘或者相加，即 并且在互补信号的状态发生 变化时可能出现冒险现象。 或者 竞争冒险就是因信号传输延迟时间不同，而引起输出逻辑错误 的现象 A A 分析下图所示的逻辑电路是否会产生的竞争冒险. L为两个互补信号相加因此，该电路存在竞争冒险。 ， 当A=B=1时 4.3.2 消去竞争冒险的方法 1. 发现并消除互补变量 A B C 1 L B = C = 0时 为消掉AA，变换逻辑函数式为 ) )( ( C A B A F + + = 可能出现竞争冒险。 A A F = BC B A AC F + + = 2. 增加乘积项,避免互补项相加 ， 当A=B=1时，根据逻辑表达式有 C B AC L + = 当A=B=1时 C B AC L + = C B AC L + = + AB C C L + = * * 4 组合逻辑电路 教学基本要求 1.熟练掌握组合逻辑电路的分析方法和设计方法 2.掌握编码器、译码器、数据选择器、数值比较器的逻辑功能及其应用； 3.掌握加法器的功能及其应用； 4.学会阅读MSI器件的功能表，并能根据设计要求完成电路的正确连接。 5.正确理解可编程逻辑器件的结构； 组合逻辑电路的一般框图 逻辑函数描述 Li = f (A1, A2 , …, An ) (i=1, 2, …, m) 组合逻辑电路:在任何时刻，电路的输出状态只取决于同一时刻的输入状态而与电路原来的状态无关。 组合逻辑电路 L2 L1 输出、输入之间没有反馈延迟通路， 不含记忆单元 2. 组合逻辑电路的分析步骤： 4.1组合逻辑电路分析 (1) 由逻辑图写出各输出端的逻辑表达式； (2) 化简和变换逻辑表达式； (3) 列出真值表； (4) 根据真值表或逻辑表达式，经分析最后确定其功能。 根据已知逻辑电路，经分析确定电路的的逻辑功能。 1. 组合逻辑电路分析 3、组合逻辑电路的分析举例 例1 已知逻辑电路如图所示，分析该电路的功能。 1.根据逻辑图写出输出函数的逻辑表达式 2. 列写真值表。 1 0 0 1 0 1 1 0 1 1 1 0 1 1 1 0 1 0 0 1 1 1 0 0 1 0 1 0 0 0 0 0 C B A 0 0 1 1 1 1 0 0 3. 确定逻辑功能： 解： 输入变量的取值中有奇数 个1时，L为1，否则L为0, 电路具有为奇校