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RRU技术介绍 目 录 目 录 RRU硬件系统架构简介 RRU硬件系统架构简介 数字控制单元 数字中频单元 系统时钟本振单元 收发信单元 功放单元 天线合路器和滤波器 电源及防雷单元 完成IR协议处理 完成时隙控制 实现RRU级联 恢复低抖动的时钟信号 支持在线升级能力 支持本地操作维护和研发测试 完成开关切换 支持电源接口的检测 数字中频单元主要功能 实现基带信号到数字中频的调制功能 实现数字中频解调成基带信号的功能。 实现数字DPD功能 收发信机主要功能 实现下行数字中频到模拟中频射频的发信功能。 实现上行模拟射频到模拟及数字中频的收信功能 实现DPD反馈通路功能。 实现驻波比检测反射通道功能 RRU硬件系统架构简介 RRU硬件系统架构简介 LNA 完成接收信号的低噪声放大，保证系统的接收灵敏度； 下变频器 完成接收方向信号从射频到中频的转换 中频DVGA 完成接收方向中频信号的放大且根据需求进行数字式增益调节 ADC 完成接收方向中频模拟信号到数字信号的转换 RRU硬件系统架构简介 RRU硬件系统架构简介 主要功能 下行信号高功率放大 上行信号低噪声放大 上下行通道时分切换 下行输出过功率保护功能 提供下行前向功率和反向功率检测射频通道 提供板卡温度检测功能 提供产品标识数据和相关校准数据功能 主要组成部分 功放部分 上行低噪放部分 下行功放前向功率耦合部分 下行反向功率耦合部分 反馈、驻波及接收信号开关控制切换部分 温度检测及数据存储部分 发射链路的带外杂散抑制 接收的带外阻塞信号的抑制 以及防雷保护 F/A双频段的合路 目 录 RRU射频链路设计 射频收发链路指标分解 射频收发链路指标分解 射频收发链路指标分解——发射性能指标 射频收发链路指标分解——发射性能指标 射频收发链路指标分解——接收性能指标 射频收发链路指标分解——发射指标分配 射频收发链路指标分解——发射指标分配 射频收发链路指标分解——发射指标分配 射频收发链路指标分解——发射指标分配 射频收发链路指标分解——发射指标分配 射频收发链路指标分解——发射指标分配 射频收发链路指标分解——接收性能指标分配 射频收发链路指标分解——接收性能指标分配 射频收发链路指标分解——接收性能指标分配 射频收发链路指标分解——接收性能指标分配 射频收发链路指标分解——接收性能指标分配 RRU射频链路设计 关键器件选型原则——射频功放 关键器件选型原则——射频链路器件 关键器件选型原则——射频链路器件 关键器件选型原则——射频链路器件 关键器件选型原则——FPGA 目 录 采样定理 内插与抽取 内插与抽取 内插与抽取 取样率变换的多级实现 滤波器设计方法 半带滤波器（HB） 半带滤波器（HB） 积分梳状滤波器（CIC） 积分梳状滤波器（CIC） 三种中频架构 单中频 单边带中频（SIB） 零中频（ZIF） 中频的三种架构(1) - 单中频发射链路 单中频发射链路优缺点 弱点: 需要对混频产物作射频滤波——与频段和应用关联 要求高性能中频DAC，可能限制整体性能 实现宽带中频滤波器困难 由于混频器大概有10dB的插入损耗，所以相对于随后的ZIF技术要多一个放大器。 同时链路还是比较复杂，需要有IF放大器，声表滤波器，混频器以及RF滤波器等 优点： 混频器杂散信号(本振LO和镜像)在带外，所以易于削除镜像和本振。 一条发射链路只需要一路DAC 中频的三种架构(2) - SIB(单边带)发射链路 SIB发射链路优缺点 优点: 利用高三次交调IP3的元件可实现高性能射频链路 混频器杂散信号(本振LO和镜像)在带外 混频器镜像已被抑制，射频滤波要求降低 弱点: 需要对混频产物作射频滤波——与频段和应用关联 要求高性能中频DAC，可能限制整体性能 每个链路需要两路的DAC。 中频的三种架构(2) - 零中频发射链路 ZIF发射链路优缺点 优点: 利用三次交调IP3高和低噪声的元件可实现高性能射频链路 不需要射频滤波器即可满足发送模板要求, 本振和镜像均在本信道带内 架构简洁 利用基带DACs和滤波实现高性能 利用DSP修正算法取代模拟电路的复杂性 弱点: 模拟正交调制的镜像信号在带内会影响EVM 零中频IQ信号的幅度不平衡会增大镜像信号遗留 零中频的直流漂移会影响本振泄露 调制杂散需要复杂的修正算法 ZIF校准的硬件环境 ZIF校准后的频谱对照图 ZIF校准前后的EVM对照图 DUC-DDC综述 DUC-DDC总体框图 一个DUC模型 DUC-DDC中的滤波器设计思想 DUC-DDC总体框图 DUC实现框图-多级滤波 组合滤波器的频谱响应 混合平台(TD/LTE)DUC-DDC设计 DUC资源设计简化-多相内插复用 DDC资源