陈涛后端面试总结_v1.doc

难度指数:1:常识--无论是否有工作经验，都应该准确回答2:简单--只要做过一点后端的设计，就应该明白3:一般--有实际工作经验一年左右，做过2个以上真正的设计，应该可以答上来4:较难--在这个特定的领域有较多的研究，并积累了一定的经验5:很难--基本上是专家级的牛人了transition是正确判断delay的前提，如果transition有violation，setup/hold的值就不准确，也就没有修的必要所以要先修好tran/cap这样的基本参数，然后再去看setup/hold，这样才是比较准确真实的setup/holddecap会减小IR_drop，会带来什么影响？ 影响：面积大，占用size边泄漏功耗产生作用： 会减小noise，稳定电sign-off的标准一般是timingbalancing clock skew只是CTS的一个中间步骤，判定timing的话还是要opt data path之后才能够得到。如果说skew的target比较小，CTS不容易进行balance而达到目标，那么tool很有可能采用牺牲clock path，或者叫latency，再或者叫insertion delay，来实现skew的目标。那么，这样当然会插入更多的cell，走更长的path来实现，自然功耗就大了。同时，clock net比较sensitive，path越长，潜在的OCV越明显。那么，反过来说，将skew的target设得比较大，tool可能可以采用更加简单的结构来build clock tree。再说个题外话，CCOpt是timing-driven的CTS tool，可以用更短的clock path长度和更少的clock cell实现clock。??总之一点，只要保证你的设计结果满足你的constraints，就没有问题。PBA：一个cell中，如果有一条path的transition或者loading很大，它不但会影响自己的时序，还会影响这个单元的其他path的时序CTS之前，clock都是ideal的，这时候的transition和setup都是由data path引起，如果一定要在这个时候fix，无论从数量还是产生因果上来看，显然应该先fix transition violation用latch可以borrow timing，即便enable信号不满足setup,也可以成功采到实现gating功能。如果用Flop，一旦因为干扰或者时序本身的问题，很可能导致第一拍采不到数，会使得gating的时序落后一拍，如果时序要求严格，会产生问题下面是第一个真正的问题：Why power stripes routed in the top metal layers? 为什么电源走线选用最上面的金属层？难度：1流1.高层更适合global routing.低层使用率比较高，用来做power的话会占用一些有用的资源，比如std cell 通常是m1 Pin 。2. EM能力不一样，一般顶层是低层的2~3倍。更适合电源布线。顶层金属通常比较厚，可以通过较大的电流3.一般ip占用的层次都靠近下几层，如果上层没有被禁止routing的话，top layer 可以穿越，低层是不可能的，并且高层对下层的noise影响也小很多。Why do you use alternate routing approach HVH/VHV (Horizontal-Vertical-Horizontal/ Vertical-Horizontal-Vertical)?为什么要使用横竖交替的走线方式？ （感觉这个问题比较弱智，但是号称是intel的面试问题，晕！我憧憬和向往的圣地啊！！！） 难度：1@@3、How to fix x-talk violation？如何解决线间干扰？难度：4 （关于难度的定义，在第一题里面）（应该至少有5大类解决办法，wire spacing, shielding, change layer之类的只算其中1类）upsize victim driver减小侵害网络的驱动能力 2．Double witch ，double spacing，wire shileding 3．Insert buf in victim net 4．Victim的输入端改成hi-vth cell ，hi-vth保证了再小纹波干扰下不发生翻转 5．改变timing windows @@4、What are several factors to improve propagation delay of standard cell?哪些因素可以影响标准单元的延迟？难度：3答案应该包括1） PVT2）input transitio