Verilog硬件描述语言 - 南京邮电大学射频与微纳电子综合训练中心.PPT

平面布局图 逻辑综合基本概念以—DC为例 1）使用HDL语言（Verilog或VHDL）描述设计对象，并输入给DC。 2）DC首先将设计的HDL描述转换成与工艺无关的电路形式，使用GTECH（Generic TECHnology）库和DesignWare库。 3）对上一步骤的转换结果进行优化，并进一步映射到指定的工艺库。 4）添加测试逻辑，即所谓“测试综合”（可选步骤）。 5）使用布局布线工具进行初步设计，得到较为精确的互连延时信息，并将其反标到DC进行再综合，得到更优的逻辑综合结果。 可综合HDL代码设计风格 1）了解综合器的性能，特别是了解综合工具支持的HDL可综合子集。 2）尽量共享复杂运算。 3）明确指出过程的无关态，引导综合器进行优化。 4）在满足需要的前提下，使用最小数据宽度，不使用integer和real类型数据。 5）将组合逻辑和时序逻辑分配到不同的过程语句中实现，结构规则的逻辑块和随机逻辑块分开到不同的模块中实现，将所有模块的输出都寄存器化，以方便时序控制。 6）尽量采用同步逻辑设计，如果无法避免使用异步逻辑，应将异步逻辑与同步逻辑分开。 7）避免门级描述，除非在关键路径中。在设计的顶层不要实例化门。 8）不要使单个过程语句的任务太过复杂。 9）建议将态机分成两个部分：一部分用于组合逻辑，一部分用于时序逻辑。状态编码使用参数化的表示方式。 布局与布线 完成从逻辑表述到物理表述的映射 版图规划 标准单元配置 自动布线 设计实例 电路结构设计 仿真 FPGA验证 验证 ASIC设计 混合信号系统硬件描述语言 IEEE 1076.1-1999： 混有模拟信号的硬件描述语言标准VHDL-AMS（VHDL with analog-mixed signal extension） 尽量沿袭了Verilog语言的已有功能 支持各种连续信号的处理 ，可以进行频域和噪声等性能分析 采用节点、支路和端口等术语分别描述守恒系统和非守恒系统 VHDL与VHDL-AMS Verilog与Verilog-AMS 本章小结 介绍了集成电路系统级设计的基本概念 VLSI数字集成电路的设计方法和设计流程 Verilog HDL语言 FPGA 逻辑综合 版图设计 混合信号描述语言Verilog-AMS 作业 用HSPICE和Verilog 分别编写一段15行以上的程序并解释每句的含义。 * 条件语句（if分支语句） 可以多层嵌套。在嵌套if序列中，else和前面最近的if相关。 为提高可读性及确保正确关联，使用begin…end块语句指定其作用域。 always #20 if (index 0) // 开始外层 if if (rega regb) // 开始内层第一层 if result = rega; else result = 0; // 结束内层第一层 if else if (index == 0) begin $display( Note : Index is zero); result = regb; end else $display( Note : Index is negative); if 和 if-else 语句： 描述方式： if (表达式） begin …… end else begin …… end 条件语句（case分支语句） module compute (result, rega, regb, opcode); input [7: 0] rega, regb; input [2: 0] opcode; output [7: 0] result; reg [7: 0] result; always @( rega or regb or opcode) case (opcode) 3b000 : result = rega + regb; 3b001 : result = rega - regb; 3b010 , // specify multiple cases with the