全加器的设计及比较-南昌航空大学期刊网.PDF

年 月 南昌航空工业学院学报 566 7 75 :1*; 566 7 第 卷第 期 78 9 !#$%’ ( )%*+%, -%./0/#/1 ( 21$%#/0*’ 31*+%’,4 ’; ’8 ); 9 文章编号： @ A 766 7 = 95? 566 7 69 = 668? = 6B 全加器的设计及比较 胡全连 @ 江西师范大学 江西 南昌 BB665C A 摘 要 本文以全加器为例，对基于 、 、 芯片的数字系统的逻辑设计进行综合分析和比较。 DD- ED- F-D 关键词 全加器 DD- ED- FD- 中图分类号 文献标识码： 3)9B 7; 5 2 前言 利用卡诺图化简并转换成异或门或与非门可实 现形式D J 2 9G 9H 0 0 0 0 = 7 数字电路按其芯片的集成度的不同，可分为小 · · H J 2 G I 2 H I G H J 2 G 2 H = G H = 0 0 0 0 0 = 7 0 0 = 7 0 0 0 0 7 0 0 7 规模集成电路@ DD- A 、中规模集成电路@ ED- A 、大规模 画逻辑电路图： 集成电路@ FD- A 及超大规模集成电路@ FD- A 。在数字 系统的逻辑设计中，基于所用芯片集成度的不同，其 逻辑设计思想及方法也不同，下面以一位二进制数 全加器的设计作具体说明。 7 小规模集成电路 @ A 在 中仅仅是器件 如门电路或触发器 的集 DD- 成，基于DD- 芯片的逻辑设计，需要在满足功能要求， 门电路或触发器要求的前提下，力求用最少的器件 5 中规模集成电路 及最简单的连线来实现。如要求用异或门和与非门 设计全加器时： 采用中规模集成电路芯片进行逻辑设计时，由 设被加数 ，加数 ，低位进位 。产生本位结 20 G0 H0 = 7 于单个ED- 芯片内部的逻辑门或触发器的个数都是 果 ，向高位进位 ，列真值表： D0 H0 确定的，因此，主要考虑的是合理选用ED- 芯片，并