的基础上,完成4-16译码器的版图。.pdf

任务书 任务书 《集成电路设计实践》任任务务书书 课设任务分为基本任务和选做任务。成绩评定时基本任务占总成绩的 85%，选做任务占总成绩的 15%。按题目要求，每人必须独立完成基本任务中的一个指定题目，并撰写课程设计总结报告。完成基本 题目的同学，可以继续选做更高要求的任务，并补充完成该部分设计总结报告。最终成绩将根据完成情 况和工作量进行综合打分，并按总成绩高低顺序评定优、良、中、及格、不及格五档。 课设基本任务： 一、全加器设计 1) 依据全加器的真值表，给出全加器的电路图完成全加器由电路图到晶体管级的转化（需提出至少2种方案）； 2) 绘制原理图（Sedit）,完成电路特性模拟（Tspice，瞬态特性），给出电路最大延时时间； 3) 遵循设计规则完成全加器晶体管级电路图的版图，流程如下： 版图布局规划－基本单元绘制－功能块的绘制－布线规划-总体版图）； DRC DRC 4) 版图检查与验证（DDRRCC检查）； 5) 针对自己画的版图，给出实现该全加器的工艺流程图。 3-8 3-8 二、33--88译码器设计 1) 依据3-8译码器的真值表，给出3-8译码器的电路图，完成3-8译码器由电路图到晶体管级的转化（需提出至少2种方案）； 2) 绘制原理图（Sedit）,完成电路特性模拟（Tspice，瞬态特性），给出电路最大延时时间； 3) 遵循设计规则完成译码器晶体管级电路图的版图，流程如下： 4) 版图布局规划－基本单元绘制－功能块的绘制－布线规划-总体版图）； DRC DRC 5) 版图检查与验证（DDRRCC检查）； 6) 针对自己画的版图，给出实现该电路的工艺流程图。 MUX MUX 三、八选一数据选择器（MMUUXX）设计 1) 依据8选1数据选择器的真值表，给出八选一MUX电路图，完成由电路图到晶体管级的转化（需提出至少2种方案）； 2) 绘制原理图（Sedit）,完成电路特性模拟（Tspice，瞬态特性），给出电路最大延时时间； 3) 遵循设计规则完成晶体管级电路图的版图，流程如下： 版图布局规划－基本单元绘制－功能块的绘制－布线规划-总体版图）； DRC DRC 4) 版图检查与验证（DDRRCC检查）； 5) 针对自己画的版图，给出实现该电路的工艺流程图。 四、奇偶校验器设计 1) 设计一个4位奇偶校验器（4位输入中有奇数个1时输出1，偶数个1时输出0），给出电路图，完成由电路图到晶体管级 的转化（需提出至少2种方案）； 2) 绘制原理图（Sedit）,完成电路特性模拟（Tspice，瞬态特性），给出电路最大延时时间； 3) 遵循设计规则完成晶体管级电路图的版图，流程如下： 版图布局规划－基本单元绘制－功能块的绘制－布线规划-总体版图）； DRC DRC 4) 版图检查与验证（DDRRCC检查）； 5) 针对自己画的版图，给出实现该电路的工艺流程图。 D D 五、带使能信号的异步复位DD寄存器设计 1) 依据使能信号的异步复位D寄存器时序要求，给出电路图，完成D触发器由电路图到晶体管级的转化（需提出至少2种 方案）； 2) 绘制原理图（Sedit）,完成电路特性模拟（Tspice，瞬态特性），给出该寄存器的建立和保持时间； 3) 遵循设计规则完成晶体管级电路图的版图，流程如下： 版图布局规划－基本单元绘制－功能块的绘制－布线规划-总体版图）； DRC DRC 4) 版图检查与验证（DDRRCC检查）； 5) 针对自己画的版图，给出实现该电路的工艺流程图。 D D 六、带使能信号的同步复位DD寄存器设计 1