VHDL顺序语句(Sequential).pptVIP

3）while … loop 语句 例：sum:=0; i:=0; abcd: while (i10) loop sum:=sum+i; i:=i+1; end loop abcd; 注：循环变量 i 需事先定义、赋初值，并指定 其变化方式。一般综合工具不支持 while … loop 语句。 三 wait 语句 进程在仿真时的两个状态： 执行或挂起。 进程状态的变化受wait 语句或敏感信号量变 化的控制。 可设置 4种不同的条件： wait -- 无限等待 wait on -- 敏感信号量变化 wait until -- 条件满足（可综合） wait for -- 时间到 3、如果有 wait 语句，则不允许有敏感信号表。 三 并行信号赋值语句 包括三种： 简单并行信号赋值； 条件信号赋值； 选择信号赋值。 共同特点： 1、赋值目标必须是信号，与其它并行语句同 时执行，与书写顺序及是否在块语句中无关。 2、每一信号赋值语句等效于一个进程语句。 所有输入信号的变化都将启动该语句的执行。 四 并行过程调用语句 用过程名在结构体或块语句中可实现并行过 程调用。 其作用与一个进程等价。 格式： 过程名 [([参数名=] 表达式 {，[参数名=] 表达式})] 例：并行过程调用与串行过程调用 … procedure adder( signal a, b: in std_logic; signal sum: out std_logic); … adder(a1, b1, sum1); … process(c1, c2) begin adder(c1, c2, s1); end process; 五 VHDL的层次化设计与元件声明 (component) 及元件例化（instantial）语句 1、层次化设计 一个低层次设计在被例化前必须有一个元件声明。 ENTITY exam is PORT( ea, eb :IN STD_LOGIC_VECTOR(3 DOWNTO 0); ey : OUT STD_LOGIC); END exam ; ARCHITECTURE exam_arch OF exam IS COMPONENT compare PORT( a : IN STD_LOGIC_VECTOR(3 DOWNTO 0); b : IN STD_LOGIC_VECTOR(3 DOWNTO 0); y : OUT STD_LOGIC ); END COMPONENT; --元件声明 BEGIN u1 : compare PORT MAP ( ea, eb, ey) ; --元件例化 END exam_arch ; 子程序的类型： 过程（Procedure）： 0 个或多个 in、inout、 或 out 参数。可获得多个返回值。 函数（Function）： 0 个或多个 in 参数，一个 return 值。 只能获得一个返回值。 过程可作为一种独立的语句结构而单独存在， 函数通常作为表达式的一部分来调用。 子程序包含两部分：子程序声明和子程序主体。 一、子程序声明 1、过程声明语法 参数声明指明输入输出端口的数目和类型， 语法如下： 方式指参数的传递方向，有三种形式： in、out、inout 2、函数声明语法 参数声明指明输入输出端口的数目和类型， 语法如下： 对函数