VerilogHDL硬件描述-元件例化与原理图.ppt

Verilog HDL硬件描述语言第四讲 第三讲回顾 1、LED动态扫描的原理 2、一个实例—LED动态扫描（8位） 3、实验硬件平台 4、硬件框图 5、软件框图 6、用verilog语言实现LED动态扫描（重点） 本节课计划： 1、分析具体实例—电子钟 2、演示设计效果。 3、分析语言。 4、以解决具体问题为导向进行学习。 电子钟实例 1、一个实例—电子钟 2、实验硬件平台 3、硬件框图 4、软件框图 5、用verilog语言实现电子钟（重点） 1、一个实例—电子钟 1.利用动态扫描方法在八位数码管上显示出时钟：如12.54.32 2、实验硬件平台 3、硬件框图 3、硬件框图 1、FPGA的外围电路 2、LED数码管的结构（8段数码管） 3、FPGA与LED直接连接（利弊） 4、FPGA与LED之间采用简单驱动连接。 （段码通常采用74LS573,位选通常采用74LS04，或者三极管） 3、LED动态扫描的原理图 3、LED动态扫描的原理图 4、软件框图 5、用verilog语言实现电子钟（重点） 1、Verilog HDL设计流程 2、模块的输入输出端口 3、各模块简介 4、功能仿真 5、举一反三 1、Verilog HDL设计流程 自顶向下(Top-Down)设计 1、本系统中涉及的模块 1、40M分频模块 2、60进制分频模块 3、24进制分频模块 4、显示模块（略） 2、模块的输入输出端口 module clock(clk,rst,dataout,en);;//定义模块名 input clk,rst; output[7:0] dataout; output[7:0] en; //COM使能输出 ……… ……… //定义模块功能 endmodule 3、各模块简介 3.1 40M分频模块 count=count+1; if(count=32h2625A00) ;//(计算器) begin second_impulse=~second_impulse; count=0; end //演示过程 3.1 40M符号文件 1、定义引脚并编译 2、注意设置未使用的引脚：Assinments/setting/device/device and pin options 3、如果不设置未使用的引脚，会引起芯片发热，功耗增加等系列问题。 3.1 40M符号文件的仿真 功能仿真的步骤如下： 1、新建一个仿真文件； 2、设置需要仿真的信号，保存文件； 3、使用ProcessingGenerate Functional Simulation Netlist菜单，生成不包含时序信息的功能仿真网表； 4 、使用AssignmentsSetting命令，打开Setting对话框； 5、 在设置分类列表中，选择Simulator Settings； 6 、在Simulator mode 中选择Functional； 7 、在Simulator input中，指定矢量波形源文件； 8 、按ok按钮，完成设置； 9 、使用ProcessingStartStart Simulation命令启动仿真。 10、每次程序修改后，需要重新进行第3步。 仿真波形如下图所示 3.2 60进制分频模块 count=count+1; output_impulse=0; if(count=8d59) begin output_impulse=1; count=0; end end 3.3 24进制分频模块 同60进制模块 4、功能仿真 功能仿真的步骤如下： 1、新建一个仿真文件； 2、设置需要仿真的信号，保存文件； 3、使用ProcessingGenerate Functional Simulation Netlist菜单，生成不包含时序信息的功能仿真网表； 4 、使用AssignmentsSetting命令，打开Setting对话框； 5、 在设置分类列表中，选择Simulator Settings； 6 、在Simulator mode 中选择Functional； 7 、在Simulator input中，指定矢量波形源文件； 8 、按ok按钮，完成设置； 9 、使用ProcessingStartStart Simulation命令启动仿真。 10、每次程序修改后，需要重新进行第3步。 5、举一反三 1、关于仿真的设置问题（clk驱动,仿真周期：最多1ms） 2、修改动态扫描的时间 （2pow25 40/(2pow25)=1.19） 3、FPGA引脚的锁定方法： a 常规锁定法Assignments\Pins\(修改完后