微原CH2微处理器结构.ppt

（1）QS1、QS2 (Instruction Queue Status):指令队列状态信号，输出，允许外部追踪8086/8088内部CPU指令队列。 QS1 QS2 含义 0 0 无操作 0 1 将指令首字节送入指令队列 1 0 队列为空 1 1 除第一个字节外，还取走了其余字节的指 令代码 2.2.3 8086/8088CPU最大工作模式下的引脚 当系统构成较大，存储器容量较大，I/O接口较多，需要两个以上微处理器的时候，外部总线需要由两片以上的微处理器分时控制，这就需要8086/8088工作于最大模式。此时， MN/MX端接地 * （2）S2、S1、S0：总线周期状态信号，三态输出。 S2、S1、S0状态信号的编码 S2 S1 S0 操作过程 产生信号(总线控制器8288） 0 0 0 发中断响应信号 INTA 0 0 1 读I/O端口 IORC 0 1 0 写I/O端口 IOWC 0 1 1 暂停 无 1 0 0 取指令 MRDC 1 0 1 读存储器 MRDC 1 1 0 写存储器 AMWC 1 1 1 过渡状态 无 说明：8088在T1状态期间，发出控制信号，开始一个总线周期，在T3或Tw期间返回到过渡状态（111），表示一个总线周期的结束。 * （3）LOCK：总线封锁信号，三态输出，低电平有效。LOCK=0，CPU不允许其它控制器占用总线。当CPU处于DMA响应状态时，该引脚浮空。 （4）RQ/GT0、RQ/GT1：总线请求信号（输入）/总线请求允许信号（输出），双向，低电平有效。由外部设备向CPU请求占用总线。 工作过程： （1）其他设备向8088发送一个时钟周期宽度的脉冲信号，表示总线请求; （2）8088 CPU 在当前T4或者下个总线周期的T1状态，输出一个时钟周期宽度的脉冲信号，表示接收响应，从下个周期开始，CPU释放总线； （3）当外设使用完毕后，向CPU发送一个时钟周期宽度的脉冲信号，表示总线请求结束，下个周期8088开始控制总线。 * 2.2.3.1 总线控制器8288 作用：专用于8086/8088微处理器最大工作模式下系统中 的总线协调控制而设计的。 状态 译码器 逻辑 控制器 命令 信号 发生器 控制 信号 发生器 IOB 1 CLK 2 S1 3 DT/R 4 ALE 5 AEN 6 MRDC 7 AMWC 8 MWTC 9 19 S0 18 S2 17 MCE/PDEN 16 DEN 15 CEN 14 INTA 13 IORC 12 AIOWC 11 IOWC GND 10 20 VCC 8288 S0 S1 S2 AEN CLK CEN IOB DEN DT/R ALE MCE/PDEN AMWC MRDC MWTC IORC INTA AIOWC IOWC * （1） S2、S1、S0：8288接收控制编码，进行译码，执行操作；（见前面） （2）AEN：输入，地址允许信号，用于多总线之间的同步控制，当其无效时，8288命令输出引脚进入高阻状态； （3）CEN：输入，命令允许信号，当