D2、D3－计数器输入端；Q0.PPTVIP

一、实验目的 1、熟悉中规模集成计数器的逻辑功能及测试方法 2、掌握用集成计数器构成任意进制计数器的方法 3、掌握移位寄存器逻辑功能及测试方法 4、掌握移位寄存器的应用. * * 实验四 计数器、寄存器实验 计数器 二进制计数器 十进制计数器 N进制计数器 加法计数器 同步计数器 异步计数器 减法计数器 可逆计数器 二进制计数器 十进制计数器 N进制计数器 · · · · · · (一) 计数器 数字电路中，能够记忆输入脉冲个数的电路称为计数器。 (1) 用4个D触发器构成异步二进制加法计数器 把图变动,使低一位 的 Q 和高一位的CP 相连,即构成四位二进制异步减法器 计数器工作方式与内部触发器类型有关; n个触发器就有2n个状态(以2n为模的计数器);异步计数器计数脉冲不是同时加到各触发器的输入端,加1计数是从低到高位,逐位进位,各触发器不是同步翻转的. 　　由波形图可以看出时序图与状态转换图是一致的；若计数器输入脉冲频率为f0,则Q０ Q１ Q２ Q３的频率依次为１/２ｆ０，１/４ｆ０，１/８ｆ０，１/１６ｆ０．针对计数器的分频功能，称为分频器． CP0 Q0 Q1 Q2 Q3 74LS192是同步十进制可逆计数器，具有双时钟输入、具有清除和置数等功能，其引脚排列及逻辑符号如上图所示。LD—置数端； CPu—加计数端； CPD—减计数端；CO —进位输出端 ； BO—借位输出端; RD—清除端。 D0、D1、D2、D3－计数器输入端；Q0、Q1、Q2、Q3—数据输出端；功能见下表 实验内容：测试74LS192功能 按图连线:输出端Q3-Q0接逻辑电平显示，输入端D3-D0接逻辑开关,RD LD接逻辑电平开关,CP接单次脉冲源（正脉冲），按要求进行实验. (2)（中规模集成计数器）74LS192十进制同步加/减计数器 一个十进制计数器只能表示一位的0～9十个数，为了扩大计数器范围，常用多个十进制计数器级联使用。 同步计数器设有进位（或借位）输出端，一般用进位（或借位）输出信号驱动下一级计数器 图4－3是由CC40192利用进位输出端控制高一位的CPU端构成的加数联级。 假定已有N进制计数器，而需要得到一个M进制计数器时，只要M＜N，用复位法或置数法使计数器计数到M时返“0”，即获得M进制计数器。 （3）计数器的级联使用 （4） 任意进制计数器 0000 0001 0010 0101 0100 0011 Q3Q2Q1Q0 (二) 寄存器和移位寄存器 (１)寄存器 寄存器用于寄存一组二进制（０、１）代码。同步触发器、主从或边沿结构触发器都可以构成寄存器。 寄存器是由具有存储功能的触发器组合起来构成的。一个触发器可以存储1位二进制代码，存放n位二进制代码的寄存器，需用n个触发器来构成。 （2)移位寄存器 移位寄存器能使其中所储存的二进制数,在移位脉冲的作用下左右移动。按功能分为左、右移移位寄存器双向移位寄存器； 根据移位寄存器存取信息的方式可分为：串入串出、串入并出、并入串出、并入并出四种形式。 并行输出 Q0 Q1 Q2 Q3 4位双向移位寄存器74LS194（或CC40194） 74LS194逻辑符号及引脚排列: D0、D1、D2、D3为并行输入端， Q0、Q1、Q2、Q3为并行输出端， DSR 为右移串行数据输入端， DSL 为左移串行数据输入端； S1、S0 （MB 、 MA)为操作模式控制端； CR为直接无条件清零端； CP为时钟脉冲输入端。 74194有5种操作模式： 即并行送数寄存、右移(方向由Q0→Q3) 、左移（由Q3→Q0） 、保持、清零。 A、移位寄存器用作环形计数器 把移位寄存器的输出反馈到它的串行输入端，就可以进行循环移位，下图所示，把输出端 Q3 和右移串行输入端SR 相连接，设初始状态Q0Q1Q2Q3＝1000，则在时钟脉冲作用下Q0Q1Q2Q3将依次变为0100→0010→0001→1000→……，如表所示，可见它是一个具有四个有效状态的计数器，这种类型的计数器通常称为环形计数器。图示电路可以由各个输出端输出在时间上有先后顺序的脉冲，因此也可作为顺序脉冲发生器。 如果将输出QO与左移串行输入端SL相连接，即可达左移循环移位。 D0 D1 D2 D3 M1(S1) M0(S2) CR B、