选择合适的转换器：JESD204B与LVDS对比.pdf

出色 的工 具 选择合适的转换 器：JESD204B 与 LVDS 对比 作者：Ian Beavers 应用工程师 高速转换器团队 Analog Devices 公司 作者：Jeff Ugalde 产品工程师 接口技术部 Analog Devices 公司 46 赛灵思中国通讯 2014 第一季度 出色的工具 根据必威体育精装版JESD204B 着数据转换器架构和FPGA 率，但目前该市场上的转换器厂商可 随不断采用更高级更小型化几 提供的最大LVDS 数据速率仍然为0.8 标准构建 的转换器 何体，系统设计人员面临着 至 1 Gbp s 。LVD S 技术一直难以满足 新的数据接口挑战。更小工艺几何体 转换器的带宽要求。LVDS 受TIA/EIA 非 常适合新型 高速 支持更高带宽转换器在不断提高的分 644A 规范控制，这是一项LVDS 核心 辨率及速度下运行，其可实现更高的 制造商的行业标准。该规范可作为设 FPGA 。在采用这些 数据吞吐量。而且，它们还可提供更 计人员的最佳实践指南，提高不同厂 器件进行设计时，应 高的串行/ 解串 （串行解串器）速率， 商的LVD S 发送器及接收器兼容性。 以适应在以前较大几何体上无法实现 同样，没有完全遵守LVD S 规范的设 考虑 I/O 注意事项。 的带宽占用。更小的工艺几何体也可 计人员构建的产品将不符合规范，并 实现将更多的数据转换器集成在单个 会因兼容性问题在市场上遇到更大的 器件中。这些数据转换器的接口解决 挑战。 方案不仅需要支持高数据速率，而且 像LVD S 一样，JE SD2 04B 归属 还必须与复杂FPGA 器件兼容，并保 Jedec 标准组织，其可针对不同制造商 证I/O 数。 之间的互操作性提供电气及物理需求 JESD204B 接口是一个串行解串器 指导。JESD204B 的最大数据速率定义 链路规范，允许 12 .5Gbp s 的最大数据 为12.5 Gbps ，可实现比实际LVDS 吞 速率传输。使用高级工艺 （例如65nm 吐量高出10 倍以上的优势。该性能不 或更小）的转换器支持该最大数据速 仅可为数据转换器系统降低I/O 需求及 率，还可提高电源效率。系统设计人 封装尺寸，而且还可通过降低静态功 员可充分利用该技术相对于低压差分 耗显著节省系统成本。 信号(LVDS) DDR 的优点。 J E SD 2 04 B 规范支持A C 耦合， 几个开放市场FPGA 可为串行收 可实现与使用不同供电级的不同技术 发器提供 12 .5Gb p s 乃至更高的数据 节点的兼容。例如，2 8n m 及更小的 速率，其中包括赛灵思Vir t ex ®