数字集成电路设计第2章制造工艺研究.ppt

版图是集成电路从设计走向制造的桥梁，它包含了集成电路尺寸、各层拓扑定义等器件相关的物理信息数据。 2.2 CMOS集成电路的制造 2.2.1 硅圆片 制造芯片的基础材料是一个单晶轻掺杂圆片。典型直径在4-12英寸之间，厚度最多为1mm。 一个初始的P-型圆片的掺杂水平大约为2*1021杂质/m3，通常圆片的表面掺杂重些 2.2.2 光刻 作用：当要进行某些工艺步骤，如氧化、刻蚀、金属和多晶硅淀积，离子注入等时，需要把某一些区域采用对应的光掩模遮蔽起来，从而对其它露出来的区域进行上述的工艺步骤． 集成电路最小特征尺寸的不断缩小已成为半导体制造设备开发者的沉重负担。因为要转移的特征尺寸超出光源的波长范围使达到所需要的分辨率和精度变得越来越困难。 当线宽小到和光源波长可以比拟时，便会产生衍射现象，这时根本就无法暴光。 2.2.3一些重复进行的工艺步骤 离子注入：它的掺杂剂是以离子的形式进入材料。 它会引导离子扫过半导体表面，离子的加速度决定了它们穿透材料的深度，离子流的大小和注入时间决定了剂量。因此离子法可以独立控制注入深度和剂量。 副作用：破坏晶格。即高能量注入过程中原子核碰撞，造成衬底原子移位，使材料出现缺陷，可采用退火工序解决。 淀积：即在圆片上反复淀积材料层。例如可化学气相淀积（CVD）产生多晶，采用溅射工艺形成铝互连层。 2.2.4简化的CMOS工艺流程 2.3 设计规则—设计者和工艺工程师之间的桥梁 设计规则提供了一组制造各种掩模的规范，这些掩模是形成图案的工艺过程所必须的。 它允许图形允许的最小线宽以及在同一层和不同层上图形之间最小间距的限制与要求。 在一组设计规则中，最基本的要素是最小线宽 版图几何设计规则 ? 有几种方法可以用来描述设计规则。其中包括： ＊以微米分辨率来规定的微米规则 ＊以特征尺寸为基准的λ规则 版图几何设计规则 层次 人们把设计过程抽象成若干易于处理的概念性版图层次，这些层次代表线路转换成硅芯片时所必需的掩模图形。 衬底或阱，它们有P型（对NMOS器件）和n型（对PMOS管）。 扩散区（n+ 和p+），它们定义了可以形成晶体管的区域，这些区域通常称为有源区。 一个或多个多晶硅层，用以形成晶体管的栅电极（同时也可用做互连层）。 多个金属互连层。 接触孔和通孔，提供层与层之间的连接。 版图几何设计规则 版图几何设计规则 NWELL层相关的设计规则 版图几何设计规则 N阱设计规则示意图 版图几何设计规则 P+、N+有源区相关的设计规则列表 版图几何设计规则 P+、N+有源区设计规则示意图 版图几何设计规则 Poly相关的设计规则列表 版图几何设计规则 Poly相关设计规则示意图 版图几何设计规则 Contact相关的设计规则列表 版图几何设计规则 contact设计规则示意图 版图几何设计规则 Metal相关的设计规则列表 版图几何设计规则 Metal设计规则示意图 反相器实例 层内限制规则:它定义了每一层中图形的最小尺寸,以及在同一层中图形间的最小间距. 层间限制规则:它考虑的是层与层之间的连接关系. 版图验证 设计规则的验证（DRC） 设计规则的验证（DRC）由下述命令格式书写成检查文件： 　　　　　＜出错条件＞　＜出错输出＞ 在运行过程中，如果所画版图出现符合＜出错条件＞的情形，则执行＜出错输出＞。则此出错条件是由设计人员按照设计规则编写的。在DRC执行过程中，计算机会自动对照查验图形和出错条件。 关于＜出错输出＞语句，可以在其中列出出错单元的名称(Cell Name)及层次(layName)，并写成：＜OUTPUT CellName layName＞。 版图验证 例: （1）EXT[T] POLYCON DIFF LT 0.7 OUTPUT E105 44 这一句意味着当多晶硅与扩散区包含时，在沿宽度方向的边缘内外间距小于0.7μm时出错，其中[T]更强调了在间距等于0时也出错。“出错输出”在指定44层上给出单元E105一个错误标志。 （2）WIDTH CON LT 0.6 OUTPUT E53A 44 这一句意味着接触孔宽度0.6μm小于出错，“出错输出”在指定44层上给出单元E53A一个错误标志。 版图验证 版图的电学验证（ERC） 除违反设计规则而造成的图形尺寸错误外，常还会发生电学错误，如电源、地、某些输入或输出端的连接错误。这就需要用ERC检验步骤来加以防范。 为了进行ERC的验证，首先应在版图中将各有关电学节点做出定义。如将电源、接地点、输入端、