第二章 DSP的硬件结构(整理).ppt

第二章DSP的硬件结构 DSP的硬件结构 DSP的硬件结构，大体上与通用的微处理器相类似，由CPU、存储器、总线、外设、接口、时钟等部分组成，但又有其鲜明的特点。 独立的硬件乘法器 在卷积、数字滤波、FFT、相关、矩阵运算等算法中，都有 ?A（k）B（n—k）一类的运算，大量重复乘法和累加 通用计算机的乘法用软件实现，用若干个机器周期。 DSP有硬件乘法器，用MAC指令（取数、乘法、累加）在单周期内完成。 独立的DMA总线和控制器 有一组或多组独立的DMA总线，与CPU的程序、数据总线并行工作，在不影响CPU工作的条件下，DMA速度目前已达800Mbyte/s CPU 通用微处理器的CPU由ALU和CU组成，其算术运算和逻辑运算通过软件来实现，如加法需要10个机器周期，乘法是一系列的移位和加法，需要数十个机器周期。 DSP的CPU设置硬件乘法器，可以在单周期内完成乘法和累加 硬件乘法器 移位 通用微处理器的移位，每调用一次移位指令移动1-bit DSP可以在一个机器周期内左移或右移多个bit，可以用来对数字定标，使之放大或缩小，以保证精度和防止溢出；还可以用来作定点数和浮点数之间的转换 溢出 通用CPU中，溢出发生后，设置溢出标志，不带符号位时回绕，带符号位时反相，带来很大的误差 DSP把移位输出的最高位（MSB）存放在一个位检测状态寄存器中，检测到MSB=1时，就通知下一次会发生溢出，可以采取措施防止 数据地址发生器（DAG） 在通用CPU中，数据地址的产生和数据的处理都由ALU来完成 在DSP中，设置了专门的数据地址发生器（实际上是专门的ALU），来产生所需要的数据地址，节省公共ALU的时间 外设（peripherals） 时钟发生器（振荡器与PLL） 定时器（Timer） 软件可编程等待状态发生器 通用I/O 同步串口（SSP）与异步串口（ASP） JTAG扫描逻辑电路（IEEE 1149.1标准) 便于对DSP作片上的在线仿真和多DSP条件下的调试 定点DSP与浮点DSP 浮点格式用指数形式表示，其动态范围比用小数形式表示的定点格式要大得多，定点DSP中经常要考虑的溢出问题，在浮点DSP中基本上可以不考虑 为了保证底数的精度，浮点DSP基本上作成32-bit的，其总线、寄存器、存储器等的宽度也相应是32-bit的 浮点DSP的价格高，开发难度也更大 C54硬件结构 C54x系列DSP引脚功能 内外部总线结构 CPU结构 内部存储器结构 片内外设电路 系统控制 要求全面了解C54系列芯片的硬件资源。 TMS320C54x硬件结构框图 1. 内部结构 (1) CPU 包括算术逻辑运算单元(ALU)、乘法器、累加器、移位寄存器、各种专门用途的寄存器、地址生成器及内部总线。 (2) 存储器系统 包括片内程序ROM、片内单访问的数据RAM和双访问的数据RAM、外接存储器接口。 (3) 片内外设与专用硬件电路 包括片内定时器、各种类型的串口、主机接口、片内锁相环(PLL)、时钟发生器及各种控制电路。 TMS320C54x硬件结构 2. TMS320C54x主要特性 低功耗、高性能的16位定点DSP芯片 （1）CPU部分 多总线结构:1条程序总线、3条数据总线和4条地址总线 40位ALU:包括1个40位桶形移位寄存器和2个独立的40位累加器 17位并行乘法器，与40位专用加法器相连，用于非流水线式单周期乘法/累加(MAC)运算 CSSU：用于加法/比较选择 指数编码器：单个周期内计算40位累加器中数值的指数 双地址生成器：包括8个辅助寄存器(AR)和2个辅助寄存器算术运算单元(ARAU) TMS320C54x硬件结构 2. TMS320C54x主要特性 低功耗、高性能的16位定点DSP芯片 （2）存储器系统 192K字可寻址存储空间： 程序存储空间、数据存储空间及I/O空间，并可进行适当扩展。 片内双寻址 RAM(DARAM)： 在每个机器周期内，CPU可以对同一个DARAM块寻址2次，即CPU可以在一个机器周期内对同一个DARAM块读出1次和写入1次。DARAM可以映射到程序空间和数据空间。但一般情况下，DARAM总是映射到数据空间，用于存放数据。 片内单寻址RAM(SARAM)： 如C548、C5402、C5416等。 TMS320C54x硬件结构 2. TMS320C54x主要特性 低功耗、高性能的16位定点DSP芯片 （3）片内外设 软件可编程等待状态发生器(SWWSR) 可编程分区转换逻辑电路 片内锁相环(PLL)和时钟发生器 可编程串行接口（4种） 可编程定时器16位（1-2个） 8位或16位主机接口(HPI) （4）指令系统 单指令重复和块指令重复操作 用于程序和数据管理的块存储器传