Octeon多核处理器介绍.pdf

Cavium OCTEON multi-core Network Service Processor Cavium Octeon 多核处理器介绍 自我介绍 lyxmoo IN networld 牟官迅 Michael Moore 不为任何厂商代言 不反对任何技术类型 多核方向类比 MIPS II 64bits 结构 与IBM cells 比较 与Intel MT (AMD dual-core) 比较 与Sparc OpenT1 M-core M-thread 比 较 通用芯片厂家 IBM的Power 4芯片使用两个核心 (2001?) Sun Sparc, HP PA-RISC Intel Tanglewood有可能采用90纳米制 程、4个核心的设计，接着才会转入到8核 心以及16核心，并改用65纳米制程。 公平提示AMD HyperTransport Cell处理器 P.A.semi ? Cell异构型 芯片Cell是这种类型异构架构的典范，它是一枚拥有9个硬件核 心的多核处理器。 在Cell芯片中，只有一个是IBM完整的Power(精简的PowerPC 970)处理器，其余8个内核都是为处理图像而专门设计的、用于 浮点运算的协处理器。 主处理器的主要职能就是负责任务的分配，实际的浮点运算工作 都是由协处理器来完成。 由于Cell中的协处理器只负责浮点运算任务，所需的运算规则非 常简单，对应的电路逻辑同样如此，只要CPU运行频率足够高， Cell就能够获得惊人的浮点效能。整数性能和动态指令执行性能 并不理想。 而由于电路逻辑简单，主处理器和协处理器都可以轻松工作在很 高的频率上——Cell起步频率即达到4GHz就是最好的证明。在 高效率的专用核心和高频率的帮助下，Cell可以获得高达 256Gigaflops （2560亿次浮点运算每秒）的浮点运算能力。 (英特尔的4路Montecito安腾(双内核)系统也仅获得 45Gigaflops的浮点性能。) Cell 聚焦在消费性电子市场 UltraSparc T1 OpenSparc T1 UltraSPARC T1的重心在多任务并行功能 UltraSPARC T1拥有八个对等的core， core同步执行4个线程，具备同时执行32 个不同任务的能力(coolThreads)。 UltraSPARC T1的CPU核心设计非常简 单，流水线很短，没有浮点运算单元，只 有在八个核心之外附加了一个浮点运算 器。 UltraSPARC T1的二级缓存容量只有 3MB AMD HyperTransport 起源：与Cray 合作矢量协处理芯片。 No FSB, HyperTransport总线实现芯片 间的直连。 HyperTransport协处理器方案的“共生模 式” 。 Intel + DSP 3个通用X86核心+16个DSP内核 第二代Many Core产品将在2015年前后 面世。拥有8个通用X86核心、64个专用 DSP逻辑。L2 1G+20Bgates 英特尔的芯片很早就引入HyperTreading超线程功能、允许CPU执行两个 线程，但HyperTreading设计僵化，线程一旦进入执行位置就无法替换，即 便该线程耗费大量的执行资源和时间也必须持续等候。 对比表 功耗 gates(亿) ISA cell 80-100W 2.3 PPC Intel Xeon 135w X86 2.5GHz UltraSparc T1 Max:80W 3 Sparc 32Threads:72W PW