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第10章工艺集成1剖析
* * 在集成电路中,引起闩锁效应的初始电流可以由不同的原因产生。 * * 1.集电区包围发射区的结构,使集电极更大程度的收集发射极发射的电子,圆形结构使得基区宽度均匀 2.一帮横向pnp由于发射区浓度以及基区宽度的问题,电流能力较弱,放大倍数较小,因此可以采用多发射极结构,提高有效的发射区周长。 * 衬底pnp不能有埋层。 * 也叫衬底pnp,集电极点位固定接地。 * Pn结的击穿电压和轻掺杂一侧的杂质浓度的倒数成比例。 * 实际上掺杂浓度决定了击穿类型。通常,击穿电压6~7V的属于齐纳击穿,高于此电压的属于雪崩击穿,这是由PN结的内部结构决定的, 能不能恢复只是看PN是不是被物理地烧坏,与产生击穿的机制是无关的! 齐纳击穿与雪崩击穿的原理? 1)?雪崩击穿? 随着反向电压的提高,空间电荷区内电场增强,通过势垒区的载流子获得的能量也随之增加。当反向电压接近击穿电压UB时,这些有较高能量的载流子与空间电荷区内的中性原子相遇发生碰撞电离,产生新的电子—空穴对。这些新产生的电子和空穴又会在电场的作用下,重新获得能量,碰撞其它的中性原子使之电离,再产生更多的电子—空穴对。这种连锁反应继续下去,使空间电荷区内的载流子数量剧增,就像雪崩一样,使反向电流急剧增大,产生击穿。所以把这种击穿称为雪崩击穿。雪崩击穿一般发生在掺杂浓度较低、外加电压又较高的PN结中。这是因为掺杂浓度较低的PN结,空间电荷区宽度较宽,发生碰撞电离的机会较多。? 2)齐纳击穿? 齐纳击穿的物理过程与雪崩击穿不同。当反向电压增大到一定值时,势垒区内就能建立起很强的电场,它能够直接将束缚在共价键中的价电子拉出来,使势垒区产生大量的电子—空穴对,形成较大的反向电流,产生击穿。把这种在强电场作用下,使势垒区中原子直接激发的击穿现象称为齐纳击穿。 ?齐纳击穿一般发生在掺杂浓度较高的PN结中。这是因为掺杂浓度较高的PN结,空间电荷区的电荷密度很大,宽度较窄,只要加不大的反向电压,就能建立起很强的电场,发生齐纳击穿。?一般说来,击穿电压小于6V时所发生的击穿为齐纳击穿,高于6V时所发生的击穿为雪崩击穿。 * 方块电阻可以做到100-200欧姆/方块 * 方块电阻可以做到几个欧姆/方块,做几欧姆到几十欧姆的电阻 A中的结构,不存在寄生双极晶体管效应,寄生电容是隔离结电容 B中将多个发射区电阻做在一个隔离岛上,存在寄生npn管和pnp管,为消除影响,需要将基区电极c接最低点位,外延电极d接最高电位。 * 64图,可以制作几千欧姆的大电阻, 65图,制作大阻值电阻,没有寄生效应,电阻精度不高 * * * * * * * * * 1.埋层的作用:减小集电极串联电阻;提高寄生pnp管基极浓度,减小闩锁效应。 2.埋层掺杂材料:As砷,锑,固溶度高,扩散系数小。 * * 1.气相、液相、固相外延。最常用的是气相外延。 2.外延的厚度要求:Tepi>Xjc+Xdc+TBL-up+Tepi-ox * * * 外延之后在硅表面生长一层氧化层,让后隔离光刻。 * 1.基区扩散形成双极晶体管的基区。 2.电阻阻值的确定 * 1.发射区扩散形成双极晶体管的发射区。 2.电阻岛上要有确定的电位,因为是n型,因此接最高电位。 * * * 基区扩散形成双极晶体管的基区。 * * * 1.结构上不同 2.双极型速度快,驱动能力强,集成度相对要小,功耗大;CMOS集成度高,功耗小 * * Mos工艺通常采用100晶向硅片,因为100晶向界面陷阱密度是111晶向的十分之一。 * * * * * * * * * * * * * * * 形成源漏区 11.P+(active)注入 Pplus掩膜版图形及P+有源区注入后的芯片剖面图 epi 12.N+(active)注入 Nplus掩膜版图形及N+有源区注入后的芯片剖面图 epi 13.形成接触孔 接触孔掩膜版图形及接触孔扩散后的芯片剖面图 epi 14.形成金属1连线 金属1掩膜版图形及金属1反刻后的芯片剖面图 epi 15.形成通孔 通孔掩膜版图形及通孔制作后的芯片剖面图 epi 16.形成金属2连线 金属2掩膜版图形及金属2反刻后的芯片剖面图 epi 电路图及版图的对应 单元电路的版图 CMOS电路中的闩锁效应 集成电路中的元件 NPN晶体管及其寄生效应 1.NPN晶体管的结构及其有源寄生 PNP晶体管 1. 横向PNP晶体管 2. 衬底PNP晶体管 大电流衬底PNP管 衬底PNP管版图 及剖面结构图 CMOS工艺中的衬底PNP管 集成电路中的二极管 1. 一般集成二极管 BC短接的二极管 BE短接的二极管 2. 隐埋齐纳二极管
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