清华计算机组成原理实践环节课件第5部分：实验计算机设计(基础).ppt

计算机组成原理 实验计算机设计实验 FD-CES实验台功能模块介绍 一 前言 六 总线缓冲模块 二 运算器模块 七 微程序控制模块 三 寄存器堆模块 八 启停和时序模块 四 指令部件模块 九 控制台控制模块 五 内存模块 十 与PC机串行口通讯模块 CS=OAB10+MO·RF;当OAB10=“0”，且MO=“0” 或RF=“0”时CS有效 R=RXF·RC ;当RXF=‘0’或RC=“0”时R有效 W=WXF·WC ;当WXF=“0”或WC=“0”时W有效 其中RXF、WXF分别为停机时控制台读、写内 存的控制信号，低电平有效;RC、WC分别为实验计 算机运行时读、写内存的控制信号，低电平有效。 但实验时，RC、WC应设计成负脉冲有效，以使读 /写内存可靠，见图6-14。 6116是RAM存储器，关电后信息不再保存，为 了将其所存的有用信息保存下来以供下次使用，关 电前应将内存有用区域的信息转存到EEPROM，下 次加电后，可将EEPROM上的信息转存到内存中。 图6-14 读/写内存时序 六 总线缓冲模块 FD-CES实验仪设置了两组总线，即宽8bit的内 部数据总线IDB和外部数据总线ODB，宽11bit的内 部地址总线IAB和外部地址总线OAB，它们将实验仪 提供的基本功能模块连接起来。 总线缓冲模块(BUS)用于对总线信息进行控制传 送和驱动。该模块由3片三态总线传输器件(两片 74245、一片74125)组成。其申一片74245用于控 制数据总线的双向传送，另一片74245和一片74125 用于控制地址总线的单向传送。 1.总线缓冲模块逻辑框图和符号说明 图6-15是总线缓冲模块逻辑框图。 图6-15 总线缓冲模块逻辑框图。 2. 总线缓冲模块的工作原理和使用方法 (1).地址总线的传送控制 地址总线的传送指的是内部地址总线IAB到外部 地址总线OAB的单向传送，这由一片74125(U26) 和一片74245(U27)实现，其中74125传送地址高 3位，74245传送地址低8位。控制信号是B1，低电 平有效。 实验时推荐将B1接RF，使运行时B1始终有效， 从而使IAB的信息随时反映在0AB上。 (2).数据总线的传送控制 数据总线的传送是双向的，采用一片 74245(U27)来实现，控制信号是B3和B2。 其中B3为高电平时不允许数据总线传送，B3 为低电平时允许传送，而传送方向则由B2决 定，B2为低电平时ODB-IDB，B2为高电平 时IDB-ODB。 实验时推荐将B3接RF，使实验计算机运 行时始终允许数据传送。而B2信号的设计应 考虑到以下诸多因素: 读内存时，B2应为低电平，使ODB-IDB; 键盘输人时，B2应为低电平，使ODB-IDB; 写内存时，B2应为高电平，使IDB-ODB; 输出打印时，B2应为高电平，使IDB-ODB。 另外，如果实验者采用构造“IO询问口”并且用 读“IO询问口”的方法来判知外设(键盘、打印机)的 工作状态(KB、PB)，那么，读“询问口”时B2也应为 高电平，使IDB向ODB传输，以便在显示器上观察 外设的工作状态;不允许ODB?IDB，便KB、PB能通 过I0询问口传输到IDB。 综上，数据总线传送控制信号设计可归结如表 6-7，需由实验者构造的有关线路参见图6-16。 表6-7 数据总线传输控制信号 图6-16 “IO询问口”参考线路 七 微程序控制模块 微程序控制模块(MPB)主要由11位微地址 计数器MPC(74163x3)、2Kx24bit的控存CM (6116x3)，以及24位微指令寄存器MIR (74377x3)组成。 停机时，控存可由控制台读或写;实验计 算机运行时，控存处于读状态。微指令寄存器 MIR的24位被引出，供实验者按设计方案连 到机内相应的控制端。 1.微程序控制模块逻辑框图和符号说明 图6-17是微程序控制模块逻辑框图。 图6-17 微程序控制模块逻辑框图 如果将读寄存器堆模块控制信号RR固定接高电 平，使寄存器堆数据端呈高阻态，则不论开关KR置 左或置右，均不能使用本寄存器堆，运算器结构都 是单累加器无寄存器的，见图6-5的(e)、(f)。这种 运算器结构简单，但不能实现多累加器或多寄存器 的指令，故适宜于简单的指令系统。也就是说，你 如果选择单累加器无寄存器的运算器结构，那么， 就应该将寄存器堆模块读控制信号RR固定接高电平。 四 指令部件模块 通常