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实验8计数译码显示电路设计
实验8 计数译码显示电路设计
1 ．实验目的
( 1 ）掌握模块电路的设计方法。
( 2 ）学习掌握七段数码显示译码器设计的原理。
( 3 ）掌握用VHDL语言方式设计七段数码显示译码器
( 4 ）掌握静态显示电路设计方法。
2 ．实验仪器设备
( 1 ) PC 一台。
( 2 ) QuartusⅡ开发软件一套。
( 3 ) EDA技术实验开发系统一套。
3 ．实验要求
( 1 ）预习计数器、译码器和数码管显示的相关知识。
( 2 ）用VHDL方式完成BCD七段显示译码器设计。
( 3 ）利用实验7中的十六进制加法和减法计数器模块与七段译码显示电路模块连接，将计数器的计数值用七段数码管显示出来。
( 4 ）自己动手编写VHDL程序并完成顶层电路设计。
( 5 ）完成电路编译、仿真和下载，进行结果验证。
4 ．实验任务和原理
1 ）设计一个静态七段译码显示电路BCD七段显示译码器是代码转换器中的一种。在电子系统和各种数字测量仪表中，都需要将数字量直观地显示出来，因此数字显示电路是许多数字设备不可缺少的一部分。数字显示电路的译码器是将BCD码或者其他码转换如七段显示的编码，用十进制数进行显示。表11. 3是一种显示十六进制的BCD一七段显示译码器真值表。
2 ）设计一个计数译码显示电路计数译码显示电路用实验7中的十六进制计数模块和本实验的七段译码显示模块实现，编写完成该电路的VHDL语言程序，进行编译、仿真和电路下载。
5 ．实验报告及总结
( 1 ）根据实验的内容，写出设计方案。
( 2 ）分析计数译码显示电路原理。
( 3 ）写出VHDL程序，画出仿真波形图。
( 4 ）总结计数译码显示电路的设计方法。
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