数字集成电路设计第2章制造工艺试卷.ppt

版图几何设计规则 contact设计规则示意图 版图几何设计规则 Metal相关的设计规则列表 编 号 描 述 尺 寸 目的与作用 5.1 金属宽度 2.5 保证铝线的良好电导 5.2 金属间距 2.0 防止铝条联条 版图几何设计规则 Metal设计规则示意图 反相器实例 层内限制规则:它定义了每一层中图形的最小尺寸,以及在同一层中图形间的最小间距. 层间限制规则:它考虑的是层与层之间的连接关系. 版图验证 设计规则的验证（DRC） 设计规则的验证（DRC）由下述命令格式书写成检查文件： 　　　　　＜出错条件＞　＜出错输出＞ 在运行过程中，如果所画版图出现符合＜出错条件＞的情形，则执行＜出错输出＞。则此出错条件是由设计人员按照设计规则编写的。在DRC执行过程中，计算机会自动对照查验图形和出错条件。 关于＜出错输出＞语句，可以在其中列出出错单元的名称(Cell Name)及层次(layName)，并写成：＜OUTPUT CellName layName＞。 版图验证 例: （1）EXT[T] POLYCON DIFF LT 0.7 OUTPUT E105 44 这一句意味着当多晶硅与扩散区包含时，在沿宽度方向的边缘内外间距小于0.7μm时出错，其中[T]更强调了在间距等于0时也出错。“出错输出”在指定44层上给出单元E105一个错误标志。 （2）WIDTH CON LT 0.6 OUTPUT E53A 44 这一句意味着接触孔宽度0.6μm小于出错，“出错输出”在指定44层上给出单元E53A一个错误标志。 版图验证 版图的电学验证（ERC） 除违反设计规则而造成的图形尺寸错误外，常还会发生电学错误，如电源、地、某些输入或输出端的连接错误。这就需要用ERC检验步骤来加以防范。 为了进行ERC的验证，首先应在版图中将各有关电学节点做出定义。如将电源、接地点、输入端、输出端分别给出“节点名”。 版图验证 ERC检查的主要错误有如下几种： 节点开路。 短路。 接触孔浮孔。 特定区域未接触。 不合理的元器件节点数（或扇出数） 版图验证 版图参数提取（LPE） 对已设计的版图提取各种器件、它们的连接关系以及各种寄生电容和电阻，这实质上是自动地建立一种模型。提取各参数后，可以进行如下工作： 作为电特性检验的基础，利用这些参数将版图还原成电路图，并与原始电路图比较，以便更严格地查找错误。 版图参数提取（LPE） (2)将提取出的器件及连接关系和寄生参量等作为电路模拟的输入数据，再次进行电路模拟，以估计寄生参量对电路性能的影响。 (3)如果是用自动设计方法制成的版图，从单元库中调用已检验过的单元，所以只需提取连接线关系及连线的分布电容和电阻，进行整个电路的检验即可。 版图验证 电路图与版图一致性检查（LVS） 电路图与版图一致性检查（LVS）从版图中提取的电路同原电路相比较，其方法通常是将两者的网表进行对比。这一工作量是很大的。为了减小对比工作量，应增大对比的单元结构。如可对较大的单元结构MOS多种逻辑门及其他组合进行比较。比较的结果，可以是完全一致或两者不全一致。设计者应对所示的错误进行必要的版图修改。 2.5工艺技术的发展趋势 铜和低K介质:传统的是铝导体和二氧化硅绝缘体的组合.但若采用比铝电阻率更低的铜做互连材料的话,缺点是易于扩散到硅中,使器件的特性降低,因此需要在铜上涂一层缓冲材料可以防止铜扩散. 绝缘体上硅:SOI晶体管是在一层非常薄的硅层上形成的,而这一硅层淀积在一层厚的二氧化硅绝缘层上.优点是减少了寄生效应以及具有较好的晶体管导通-截止特性. 人有了知识，就会具备各种分析能力， 明辨是非的能力。 所以我们要勤恳读书，广泛阅读， 古人说“书中自有黄金屋。 ”通过阅读科技书籍，我们能丰富知识， 培养逻辑思维能力； 通过阅读文学作品，我们能提高文学鉴赏水平， 培养文学情趣； 通过阅读报刊，我们能增长见识，扩大自己的知识面。 有许多书籍还能培养我们的道德情操， 给我们巨大的精神力量， 鼓舞我们前进。 * 二、设计规则——设计者和工艺工程师之间的桥梁 工艺层的概念是将当前在CMOS中使用的难以理解的一组掩膜转化成一组 简单的概念化的版图层。主要基于以下内容： 衬底或阱； 扩散区（n+和p+),他们定义了可以形成晶体管的区域，这些区域通常称为有源区， 再在有源区上掺杂形成晶体管。掺杂的区域称为注入区； 一个或多个多晶硅层，用以形成晶体管的栅电极（也可用做互连层）； 多个金属互连层； 接触孔和通孔，提供层与