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* KX康芯科技 * 实验二 设计含异步清零和同步时钟使能的 加法计数器 (1) 实验目的：熟悉QUARTUSⅡ的Verilog HDL文本设计流程全过程，学习简单时序逻辑电路的设计、仿真和硬件测试。 (2)实验原理：实验程序(cnt4b.v) （3）实验内容1：在QUARTUSII上对(cnt4b.v)中的计数器进行编辑、编译、综合、适配、仿真。给出其时序仿真波形。 设计要求： １异步复位，即复位端有效，则计数器输出０； ２时钟信号上升沿有效，且计数器使能端有效，计数器加１输出； ３设计为１６进制计数器，即计数值为Ｆ则又回０，进位输出１； 4位加法器（加1器） 多路选择器 4位锁存器 含计数使能、异步复位和 计数值并行预置功能4位加法计数器 【CNT4B】 module cnt4b (clk, rst, en, cq, cout); input clk; input rst; input en; output[3:0] cq; output cout; reg[3:0] cq; reg cout; reg[3:0] cqi; always @(posedge clk) begin if (rst == 1b1) begin cqi = 4b0000; end else begin if (en == 1b1) begin if (cqi 15) begin cqi = cqi + 1; end else begin cqi = {4{1b0}}; end end end if (cqi == 15) begin cout = 1b1 ; end else begin cout = 1b0 ; end cq = cqi ; end endmodule （4）实验内容2： 引脚锁定以及硬件下载测试 若目标器件是EPM7128SLC84-15，建议选实验电路模式5，用键8（PIO7）控制RST；用键7（PIO6）控制ENA；计数溢出COUT接发光管D8（PIO15）；OUTY是计数输出，接数码1（PIO19-PIO16，低位靠右）；时钟CLK接clock0，通过跳线选择4Hz信号。引脚锁定后进行编译、下载和硬件测试实验。将实验过程和实验结果写进实验报告。 * *
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