异步时序逻辑电路的分析与设计.pptVIP

重要的算术逻辑部件设计 加法器（可以实现减、乘、除） 例：设计32位二进制并行加法器（回忆前面介绍过的加法器） 其它“搭积木”方法 用74LS283设计 * 例：设计一个脉冲异步时序电路，该电路有3个输入端x1,x2和x3，一个输出端Z。当且仅当电路接收的输入脉冲序列为x1－x2－x3时，输出 Z由0变成为1，仅当又出现一个x2脉冲时，输出 Z才由1变为0。 解：用Moore电路实现 ? 建立原始状态图和状态表 A/0 B/0 D/1 C/0 x1 x2 x3 x2 x2 x1 x3 x2 x3 x1 x1 x3 ? 由观察法可见该表已是最简状态表，无需再化简。 现 态 y 次态y(n+1) x1 x2 A B C D 输 出 Z 0 0 0 1 x3 B B B D A C A A A A D D ? 状态分配 y2 y1 0 1 A D C B 0 1 现 态 y2 y1 次态y2(n+1)y1(n+1) x1 x2 0 0 0 1 1 1 1 0 输 出 Z 0 0 0 1 x3 0 1 0 1 0 1 1 0 0 0 1 1 0 0 0 0 0 0 0 0 1 0 1 0 二进制状态表 ? 确定激励函数和输出函数表达式 Y-y(n+1) S R 0 d 1 0 0 1 d 0 0 0 0 1 1 0 1 1 x1x2x3 y2y1 100 010 1 0 d d 00 01 001 11 10 0 0 d 0 0 0 0 0 S1 x1x2x3 y2y1 100 010 0 d 0 0 00 01 001 11 10 d 1 0 1 1 d d d R1 ? 画出逻辑电路图 (略) 由上面的卡诺图，可得 S1＝x1x2x3y2 R1= x1x2x3y2＋x1x2x3 因对输入脉冲存在限制条件，可进一步得到 S1＝x1y2， R1= x2y2＋x3 1. 概述 　　前面所述同步时序电路和脉冲异步时序电路有两个共同的特点： 　　☆ 电路状态的转换是在脉冲作用下实现的； 　　☆ 电路对过去输入信号的记忆由触发器的状态体现。 　 电 平 异 步 时 序 逻 辑 电 路 　　事实上，对上述特点可进一步理解如下： 　　● 脉冲信号只不过是电平信号的一种特殊形式。 　　● 电路中的触发器，不管是哪种类型，都是由逻辑门加反馈回路构成的。 　　将上述两个特点一般化，便可得到时序逻辑电路中更具一般性的另一类电路——电平异步时序逻辑电路。 一、 电平异步时序逻辑电路的结构特点 ⒈ 结构框图 　　图中： x1，…， xn：外部输入信号； Z1，…，Zm：外部输出信号； Y1，…，Yr：激励状态； y1，…，yr：二次状态； Δt1，…，Δtr：反馈回路中  的时间延迟。 　⒉ 组成 　电平异步时序逻辑电路可由逻辑门加反 馈组成。 　⒊逻辑方程 　电路可用以下逻辑方程组描述： 　　　　　　Zi = fi(x1,…,xn,y1,…,yr)　 i=1,…,m 　　　　　　Yj = gj(x1,…,xn,y1,…,yr)　j=1,…,r 　　　　　　yj(t+△tj) = Yj(t) 　　⒋电平异步时序逻辑电路的特点 　　电平异步时序电路具有如下特点： 　　⑴电路输出和状态的改变是由输入信号电位的变化直接引起的，工作速度较高； 　　⑵电路的二次状态和激励 状态仅仅相差一个时间延迟。 二次状态y是激励状态Y经过 延迟Δt后的“重现”。 　　⑶ 输入信号的一次变化可能引起二次状态的多次变化。　　 ⑷电路在状态转换过程中存在稳定状态和非稳定状态。 　 稳 定 状 态： Y=y 　 非稳定状态 ：Y≠y 　　⒌ 输入信号的约束 　　(1)不允许两个或两个以上输入信号同时发生变化。 　 　　(2)输入信号变化引起的电路响应必须完全结束后,才允 许输入信号再次变化。换句话说，必须使电路进入稳定状态 后，才允许输入信号发生变化。　　 00 01 ∨ 10 ∨ 11 ×（不允许） 例如， 二 . 电平异步时序逻辑电路的描述方法 　　2. 流程表 　　流程表：是一种以卡诺图的格式反映电路输出信号、激励状态与电路输入信号、二次状态之间关系的一种表格。 1．用逻辑方程描述 　　电路可用以下逻辑方程组描述： 　　　　　　Zi = fi(x1,…,xn,y1,…,yr)　i=1,…,m 　　　　　　Yj = gj(x1,…,xn,y1,…,yr)　j=1,