第4章第三方工具软件案例.ppt

第4章 第三方工具软件 4.1 概述 4.2 FPGA Express开发工具软件 4.3 Leonardo Spectrum开发工具软件 4.1 概 述 4.1.1 HDL语言 CPLD/FPGA设计越来越复杂， 使用硬件描述语言设计复杂的可编程逻辑电路已经逐渐成为一种趋势， 目前最主要的硬件描述语言是VHDL（VHSIC Hardware Description Language）和Verilog HDL。 VHDL的开发始于1981年， 由美国国防部组织， IEEE（Institute of Electrical Electronic Engineers）于1986年5月开始了VHDL的标准化工作， 并在1987年12月发布了VHDL的第一个标准（IEEE Standard-1976-1987）。 VHDL的特点是： · VHDL是IEEE标准， 语法比较严格； · VHDL支持各种设计方法和技术， 例如自上而下和自下而上设计， 同步和异步设计等；  · VHDL能够处理各种对象， 从描述逻辑门层次的电路到描述整个数字系统； · VHDL支持由若干小组协同完成一个系统的设计。 Verilog HDL是在C语言的基础上发展起来的一种硬件描述语言， 语法较自由， 目前ASIC设计大多采用这种语言。 Verilog HDL语言是美国Cadence Design Systems公司于1983～1984年组织开发的， 它的主要特点是： · 过程性描述和结构性描述两者都能接受； · 所使用的基本数据类型是“线”和“寄存器”， 它采用四状态制表示布尔值： “0”、“1”、 “×”、 “Z”， 其中“×”表示不确定状态， “Z”表示悬空； · 能够使用混合模式的模型， 即用其描述的设计可以包含不同的抽象层次， 并能用一个仿真程序做仿真； · 能够描述模块的并行行为以及描述有限状态机。 VHDL和Verilog HDL两者相比， 学习VHDL比学习Verilog HDL难一些， 但Verilog HDL自由的语法也使得初学者容易上手， 同时也容易出错。 国外电子专业通常在本科阶段教授VHDL， 在研究生阶段教授Verilog HDL。 从国内来看， VHDL的参考书很多， 便于查找资料， 而Verilog HDL的参考书则很少， 这给学习Verilog HDL带来不少困难。 从EDA技术的发展趋势上看， 直接采用C语言设计可编程逻辑电路将是一个发展方向， 现在已出现用于可编程逻辑电路设计的C语言编译软件。 可以预见， 在5～10年之内C语言很可能将逐渐成为继VHDL和Verilog HDL之后设计大规模可编程逻辑电路的又一种手段。 4.1.2 常用的第三方工具软件 HDL和传统的原理图输入方法的关系就好比是高级语言和汇编语言的关系。 HDL的可移植性好， 使用方便， 但效率不如原理图； 原理图输入的可控性好， 效率高， 比较直观， 但设计大规模可编程逻辑电路时显得比较繁琐。 在真正的可编程逻辑电路设计中， 通常建议采用原理图和HDL结合的方法来设计， 适合用原理图的地方就用原理图， 适合用HDL的地方就用HDL， 并没有强制的规定。 在最短的时间内， 用自己最熟悉的工具设计出高效、 稳定、 符合设计要求的电路才是我们的最终目的。 用VHDL/Verilog HDL语言开发可编程逻辑电路的完整流程为： (1) 文本编辑： 用任何文本编辑器都可以进行， 也可以用专用的HDL编辑环境。 通常VHDL文件保存为.vhd文件， Verilog HDL文件保存为.v文件。 (2) 功能仿真： 将文件调入HDL仿真软件进行功能仿真， 检查逻辑功能是否正确（也叫前仿真， 对简单的设计可以跳过这一步， 只有在布线完成以后， 才进行时序仿真）。 (3) 逻辑综合： 将源文件调入逻辑综合软件进行综合， 即把语言综合成最简的布尔表达式。 逻辑综合软件会生成.edf（EDIF）的EDA工业标准文件。 (4) 布局布线： 将.edf文件调入PLD厂家提供的软件中进行布线， 即把设计好的逻辑安放到CPLD/FPGA内。 (5) 时序仿真：