第6章时序逻辑电路湘潭大学数字电路基础案例.ppt

置位法则是通过给计数器重复置入某个数值的方法跳越N-M个状态，从而获得M进制计数器的，置数操作可以在电路的任何一个状态下进行，这种方法使用于有预置数功能的计数器电路 。 例6.3.2 用十进制74LS160接成同步六进制计数器。 解： 74LS160兼有异步置零和预置数功能，故置零 和预置数法均可采用。 当Q3 Q2 Q1 Q0=0110（即SM）状态时，担任译码器的门G输出为0，送到 端，将计数器置零，回到0000状态。但这种接法不可靠。时常采用的是改进电路。 由于G2、G3构成基本RS触发器，虽然G1的低电平信号消失，但计数器的置零得以保持直到计数脉冲回到低电平以后。 用置数法将74LS160 接成六进制计数器（1） 用置数法实现： 1、置入0000，当计数器输出为Q3 Q2 Q1 Q0=0101时，G译码为低电平送到 ，下一个CLK信号到达时置入0000状态，跳过其他状态。 用置数法将74LS160 接成六进制计数器（2） 2、置入1001，当计数器输出为Q3 Q2 Q1 Q0=0100时，G译码为低电平送到 ，下一个CLK信号到达时置入1001状态，跳过其他状态。再下一个CLK信号到达时返回到0000状态。 0000 0001 0010 0011 1111 1101 0111 0100 0101 1100 1110 1010 1011 1001 0110 1000 Q3Q2Q1Q0 ② M N的情况 由于技术状态增加，必须用多片N进制的计数器组合起来才能构成M进制计数器。各片之间的连接方式可分为串行进位方式、并行进位方式、整体置零方式和整体置位方式几种。以两级为例分别介绍这四种连接方式的原理。 若M可以分解为两个小于N的因数相乘，即：M=N1×N2，则可以采用串行进位方式或并行进位方式将一个N1进制计数器和一个N2进制计数器连接起来，构成M进制计数器。 在串行进位方式中，以低位片的进位输出信号作为高位片的时钟输入信号。在并行进位方式中，以低位片的进位输出信号作为高位片的工作状态控制信号，两片的CLK输入端同时接计数器输入信号。 解：此例中M=100，N1=N2=10，将两片74LS160直接按并行进位或串行进位连接即可。 并行进位方式 第一片的EP和ET 恒为1，始终计数，当计到9(1001)时C变为1,下个CLK到来(1)变为0000状态,(2)计1. 例6.3.3 试用两片同步十进制计数器构成百进制计数器。 高位 低位 串行进位方式 在这种方式下，两片的EP和ET恒为1，均处于计数状态。 当(1)计到9(1001)时C端变为1经反相器为0，下一个CLK到来时， (1)计成0000状态， C端变为0 经反相器为1，(2) 的CLK端在这个上升沿计1。两片74160是不同步工作的。 若M不能分解为两个小于N的因数相乘，即M为素数时，就必须采取整体置零或整体置位的方式。即先将两片按最简单的方式接成大于M的计数器，然后将计数器整体整体置零或整体置位接成M进制计数器。 高位 低位 例6.3.4 整体置零法：先百进制，然后置零，如图所示。 缺点：可靠性差，往往还须另加译码电路才能得到重要的进位输出信号。 当其输出29)时G1送出置零信号. 整体置零法 整体置数法: 整体置数法 当其输出28)时G送出置数信号. 整体置数法可以避免整体置零法的缺点. 高位 低位 高位 低位 4、移位寄存器型计数器 ①环形计数器 1D CLK 1D 1D 1D C1 C1 C1 C1 D1 Q0 Q1 Q2 Q3 FF0 FF1 FF2 FF3 D0 D2 D3 CLK Q0 Q1 Q2 Q3 电路初始状态为： Q0Q1Q2Q3=1000 1111 0000 Q0Q1Q2Q3 0100 1100 0011 0110 1000 0100 0010 0001 1101 0111 1011 1110 无 效 循 环 0101 1010 有效 循环 电路无法自启动。 改进 1D CLK 1D 1D 1D C1 C1 C1 C1 Q0 Q1 Q2 Q3 FF0 FF1 FF2 FF3 D0 反馈逻辑电路 通过在输出与输入之间接入适当的反馈逻辑电路，可以将不能自启动的电路修改成为能够自启动的电路。 根据逻辑图得： 状态方程 优点：电路结构极其简单；在有效循环只有一个1（或0）时，可以直接以各个触发器输出端的1表示电路的一个状态，不需要另外加译码电路。 缺点：没有充分利用电路的状态。 自启动验证！ ②扭环形计数器 其中反馈电路的逻辑函数表达式为 ： 1D CLK 1