可编程ASIC设计及应用_[电子科大]核心语法与基础电路设计.ppt

可编程ASIC 核心语法与基础电路设计 学时分配：4 进度 1.绪论 。 2.设计流程 。 3.模块化硬件与进程模型 。 4.信号传输模型 。 5.核心语法与基础电路设计 。 6.状态机设计 。 7.可靠设计与高速设计 。 8. 可编程逻辑器件。 9.数字信号处理的fpga实现。 10.数字系统的RTL设计。 程序结构 Library …；-- 库，包等的说明 Entity …；-- 实体说明 Architecture…；-- 结构体描述 程序例子 程序例子 程序例子 关于unsigned与signed库 如果use IEEE.STD_LOGIC_UNSIGNED.ALL;则矢量被看作无符号整数； 如果use IEEE.STD_LOGIC_SIGNED.ALL;则矢量被看作带符号整数。 对于前者，有 (“1001” “0000”)成立; 对于后者，有(“1001” “0000”)成立; 程序例子 程序例子 程序例子 程序例子 程序例子 关于信号方向 VHDL常用数据类型 Std_logic, std_logic_vector; Integer。 常用的语法1: if条件判断 IF 条件THEN 顺序处理语句； ELSE 顺序处理语句； END IF ； If的例子 Process( a ) Begin if( a = ‘1’ ) then b = ‘0’; else b = ‘1’; end if; End process; 常用的语法2:case分支判断 CASE 表达式 IS WHEN 条件表达式 =〉顺序处理语句 END CASE； Case的例子 Process( a ) Begin case a is when ‘1’ = b = ‘0’; when others = b = ‘1’; end case; End process; CASE语句和IF语句的比较 CASE语句和IF语句都可以完成多选择控制，但是在功能上还是有所区别的。 1、在IF语句中，多条件是有优先级区别的。总是先处理最起始的条件，如果不满足再依次处理后面的条件；在CASE语句里所有条件是并行处理的，不存在优先级关系。 2、CASE语句应将表达式的所有可能值全部列出来，否则在语法认为是错的。CASE语句中的WHEN OTHERS，即可以使它包含表达式的所有缺省值。 由于CASE语句和IF的特点，它们在某些场合下是可以互换的，例如3－8译码器的例子。但是对于下面这个例子就不能使用CASE语句。 例： 上表是一个优先级编码器的真值表，4个输入之间优先级的大小关系是b0b1b2b3，即当b0、b1同为0时，输出编码为00。换言之，当b0＝0时，其余3个输入任意值该编码器的输出均为”00“。因为CASE语句没有对输入为任意的表示法，故不能使用下面的语句： 即：WHEN “XX01“=y=“01”是错误的。 所以要正确描述输入之间的这种优先级关系就应选用IF语句。程序如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY encoder IS PORT (input:IN STD_LOGIC_VECTOR(3 DOWNTO 0); y :OUT STD_LOGIC_VECTOR(1 DOWNTO 0);) END encoder; ARCHITECTURE rtl OF encoder IS BEGIN PROCESS (input) BEGIN IF (input(0)=‘0’) then y=“00”:; ELSIF (input(1)=‘0’) then y=“01”; ELSIF (input(2)=‘0’) then y=“10”; ELSE y=“11”; END IF; END PROCESS; END rtl; 在IF语句中首先判断的是input(0),其次是input(1)……这正好体现了input(0)的优先级最高，只要input(0)＝‘0’就优先对它编码。 常用语法3：时钟沿判断 上升沿：If( clk’event and clk = ‘1’ ) then… 或者 if( rising_edge( clk ) ) then … 下降沿：if( clk’event and clk = ‘0’ ) then… 或者 if( falling_edge( clk ) )