设计方案(微处理器)概论.docx

微处理器系统设计（设计方案）版本v1.0专业：集成电路设计与集成系统班级：电路1201姓名：韩喆学号期：2015年6月25日目录一、实验设计目的1二、设计实现方案1微处理器系统设计方案实验设计目的基于前期课程中已掌握的CPU基本部件的设计方法、仿MIPS处理器指令集设计一个带简单I/O接口电路的多周期RISC处理器，采用自顶向下的全正向设计方法，并选用Verilog_HDL语言为设计输入工具，在FPGA上进行验证。先完成多周期微处理器指令系统设计，多周期微处理器数据通路以及系统结构设计。然后验证设计，设计实现一个简单的总线控制模块和8255并口芯片功能，并驱动LED灯，设计简单的流水灯变化，其变化样式如下：1）001100切换间隔为0.5秒；200011000，切换间隔为0.5秒。两种样式之间自动切换，切换间隔为10秒。设计实现方案1.总体设计方案1）指令及其功能表（1）R型指令：指令指令格式功能oprsrtrdshamefuncadd000000sj1Sj2jgxx100000Jg=sj1+sj2sub000000sj1Sj2jgjg100010Jg=sj1-sj2or000000Sj1Sj2jgxx000010Jg=sj1|sj2and000000Sj1xxjgxx000011Jg=sj1sj2sll000000Sj1xxjg移位数000100Jgsj（2）I型指令：指令指令格式功能oprsrtImmediateaddiu101011sj1Sj2ImmSj2= sj1+immandi001100sj1Sj2ImmSj2= sj1immLw100011basertoffsetoffsetMemory[base+imm]sw001001basertoffsetMemory[base+imm]offset（3）J型指令：指令指令格式功能oprsrtoffsetBeq000100sj1Sj2offsetIf sj1=sj2 then branchBnq000101sj1Sj2offsetIf sj1≠sj2 then branchj1010002）总体结构设计注：将一个外来时钟信号clk_out生成一系列时钟信号clk1、clk送往CPU内部的其他部件。clk1信号用作状态控制器的时钟信号。clk则用于触发每一个状态的进行。3）该MIPS CPU的顶层原理图2.子模块详细设计该多周期CPU内部主要包括九个基本模块，即时钟发生器，指令寄存器，累加器，算术逻辑单元，数据控制器，状态控制器，取指模块，地址多路器和立即数扩展等模块。各模块具体功能及相关主要端口说明如下：时钟发生器根据功能单元所需进行的操作，将一条指令执行分解为一系列步骤，指令的每一个步骤占用一个时钟周期。因此利用时钟发生器模块将一个外来时钟信号Clk_out生成一系列不同的时钟信号clk1、clk送往CPU内部的其他部件。利用clk的上升沿来触发CPU控制器开始执行一条指令。clk1信号用作状态控制器的时钟信号。端口定义：序号接口信号名称方向（I/O）说明Clk_outI外部输入时钟rstI复位信号，低有效clk1O状态控制器的时钟信号clkOALU的时钟信号指令寄存器指令存储器用于存放CPU运算的程序指令和数据等，采用单端口存储器设计，设计最大为64个存储单元，每个存储单元数据宽度为32bit。指令寄存器的触发时钟是clk，在clk的正沿触发下，寄存器将数据总线送来的指令寄存器中。但并不是每个clk的上升沿都寄存数据总线的数据，因为数据总线上有时传输指令，有时传输数据。什么时候寄存，什么时候不寄存由CPU状态控制器的load_ir信号控制。load_ir信号通过ena 口输入到指令寄存器。复位后，指令寄存器被清为零。序号接口信号名称方向（I/O）说明clkI存储器工作时钟，频率为50MhzrstI存储器片选信号，低有效ExtMem_Adr [5:0]I存储器地址线ExtMem_WRI存储器读写信号，1为写反之读ExtMem_Din [31:0]I存储器输入数据线ExtMem32 [31:0]O存储器输出数据线enaI加载指令寄存器累加器累加器用于存放当前的结果。复位后，累加器的值是零。当累加器通过ena使能端口收到来自CPU状态控制器load_acc信号时，在clk时钟正跳沿时就收到来自于数据总线的数据。序号接口信号名称方向（I/O）说明clkI时钟信号enaI使能信号Data[31:0]I来自数据总线的数据rstI复位信号，低有效accum[31:0]O输出总线上的数据RISC CPU 算术逻辑运算单元算术逻辑运算单元 根据输入的8种不同操作码分别实现相应的加、减、与、异或、跳转等多种基本操作运算。利用这几种